公开(公告)号：KR1020150007906A

公开(公告)日：2015-01-21

申请号：KR1020130126065

申请日：2013-10-22

Applicant: 삼성전자주식회사

Inventor： 서재우 ,  정건옥 ,  김민수 ,  한상신 ,  강주현 ,  조욱래

IPC: H01L21/28 ,  H01L21/336

CPC classification number: H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/00014

Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 전압이 제공되는 제1 파워 레일과, 제1 불순물 영역을 접속되는 제1 소오스 전극, 제1 전압과 다른 제2 전압이 제공되는 제2 파워 레일과, 제2 불순물 영역에 접속되는 제2 소오스 전극, 제1 및 제2 불순물 영역 상에 제1 방향으로 연장되어 형성된 게이트 전극, 제1 불순물 영역 상에 형성된 제1 드레인 전극, 제2 불순물 영역 상에 형성된 제2 드레인 전극, 및 제1 드레인 전극과 제2 드레인 전극에 접속되고, 폐루프를 형성하는 연결 배선을 포함한다.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括接收第一电压的第一电源轨，连接到第一杂质区的第一源电极，接收不同于第一电压的第二电压的第二电源轨，连接到第二电源的第二电源 杂质区域，在第一和第二杂质区域沿第一方向延伸的栅极电极，形成在第一杂质区域上的第一漏极电极，形成在第二杂质区域上的第二漏极电极，以及连接线路 第一漏极和第二漏极并形成闭环。

公开(公告)号：KR1020110071254A

公开(公告)日：2011-06-29

申请号：KR1020090127766

申请日：2009-12-21

Applicant: 삼성전자주식회사

Inventor： 손영재 ,  윤용진 ,  조욱래

IPC: G11C29/00 ,  G11C8/00

CPC classification number: G01R31/31725 ,  G06F11/24

Abstract: PURPOSE: A test apparatus for a system-on-chip and the system-on-chip having the same are provided to efficiently detect an error generation path due to delay fault by performing a delay test. CONSTITUTION: In a test apparatus for a system-on-chip and the system-on-chip having the same, a sequential circuit part(SC)(100) provides a serial input signal as a test input signal. The sequential circuit part outputs the test output signal as the serial output signal. A test circuit part(TC)(200) comprises a delay unit. The delay unit transmits only the test input signal. The test circuit part delays the test input signal. The test circuit part provides the test output signal to the sequential circuit part.

Abstract translation: 目的：提供一种用于芯片上系统的片上系统和片上系统的测试装置，以通过执行延迟测试来有效地检测由于延迟故障引起的错误产生路径。 构成：在用于片上系统的片上系统和片上系统的测试装置中，顺序电路部分（SC）（100）提供串行输入信号作为测试输入信号。 顺序电路部分输出测试输出信号作为串行输出信号。 测试电路部分（TC）（200）包括延迟单元。 延迟单元仅发送测试输入信号。 测试电路部分延迟测试输入信号。 测试电路部分将测试输出信号提供给顺序电路部分。

公开(公告)号：KR1020100123458A

公开(公告)日：2010-11-24

申请号：KR1020090042690

申请日：2009-05-15

Applicant: 삼성전자주식회사

Inventor： 정건옥 ,  조욱래 ,  윤용진 ,  이동규

IPC: G01R19/165 ,  G01R31/3183 ,  G01R31/00

CPC classification number: H02J1/10 ,  G06F1/28 ,  G06F1/30 ,  Y10T307/696

Abstract: PURPOSE: The electronic device for including the power source tester can test the operation of the internal device by the change of the external power voltage. CONSTITUTION: The internal device(110) has the electric source input end. In response to the voltage tester(120) is the test signal. The first supply voltage or the second supply voltage is offered to the electric source input end of the internal device. The first supply voltage and second supply voltages have the different voltage level.

Abstract translation: 目的：包含电源测试仪的电子设备可以通过改变外部电源电压来测试内部设备的运行。 构成：内部装置（110）具有电源输入端。 响应于电压测试器（120）是测试信号。 第一电源电压或第二电源电压被提供给内部设备的电源输入端。 第一电源电压和第二电源电压具有不同的电压电平。

公开(公告)号：KR1020080065030A

公开(公告)日：2008-07-11

申请号：KR1020070001875

申请日：2007-01-08

Applicant: 삼성전자주식회사

Inventor： 이병권 ,  이영대 ,  김철수 ,  조욱래

IPC: G11C29/06

Abstract: A method for dynamic wafer burn-in test of a semiconductor memory device is provided to increase efficiency by applying strong stress to a specific test target memory cell. According to a method for dynamic wafer burn-in test of a semiconductor memory device, an internal clock(CLK_INT) having frequency characteristic faster than an external clock(CLK_EXT) is generated by receiving the external clock. A row address and a column address are generated, in response to the internal clock. A test target memory cell is selected in response to the row address and the column address. Data of a first logic state(D) and data of a second logic state(/D) are continuously written in the test target memory cell.

Abstract translation: 提供了一种用于半导体存储器件的动态晶片老化测试的方法，以通过对特定测试目标存储单元施加强应力来提高效率。 根据半导体存储器件的动态晶片老化测试方法，通过接收外部时钟产生具有比外部时钟（CLK_EXT）更快的频率特性的内部时钟（CLK_INT）。 响应于内部时钟，生成行地址和列地址。 响应于行地址和列地址来选择测试目标存储单元。 第一逻辑状态（D）的数据和第二逻辑状态（/ D）的数据被连续写入测试对象存储单元。

公开(公告)号：KR100597633B1

公开(公告)日：2006-07-05

申请号：KR1020040000517

申请日：2004-01-06

Applicant: 삼성전자주식회사

Inventor： 김태형 ,  김남석 ,  조욱래

IPC: H03H3/00

CPC classification number: H04L25/0278 ,  H03K19/00384 ,  H04L25/028

Abstract: 본 발명은 임피던스 컨트롤 장치 및 그에 따른 컨트롤 방법에 관한 것으로, 본 발명에 따른 임피던스 컨트롤 장치는, 임피던스 전류를 발생시키는 전류미러부와, 트랜지스터 어레이로 구성되어 상기 임피던스 전류에 상응하는 임피던스를 갖도록 코드 발생기에 의해 컨트롤되는 적어도 하나 이상의 디텍터와, 상기 디텍터의 출력과 기준 전압을 비교하여 상기 디텍터를 구성하는 트랜지스터 어레이의 게이트 전압을 조절하기 위한 제1코드를 발생시켜 상기 디텍터의 출력을 조절하고, 상기 임피던스 전류에 근접하거나 일치되는 때에 발생된 제1코드에 응답하는 상기 디텍터의 출력과 기준전압을 비교하여, 상기 디텍터를 구성하는 트랜지스터 어레이의 사이즈를 조절하기 위한 제2코드를 발생시켜 상기 디텍터를 컨트롤하는 적어도 하나 이상의 코드 발생기를 구비함을 특징으로 한다. 본 발명에 따르면, 외부 저항이 다른 경우에도 일정한 임피던스 해상도를 가질 수 있으며, 공정 변화나 환경변화에 관계없이 일정한 임피던스 해상도를 얻을 수 있다.
임피던스, 디더링, 해상도, 게이트 전압, 트랜지스터 어레이

公开(公告)号：KR100505684B1

公开(公告)日：2005-08-02

申请号：KR1020030026427

申请日：2003-04-25

Applicant: 삼성전자주식회사

Inventor： 강태경 ,  조욱래

IPC: G11C29/00

CPC classification number: G11C15/04 ,  G11C7/12 ,  G11C15/00 ,  G11C29/848

Abstract: 칼럼 결함 복구가 가능한 캠 및 캄럼 결함 복구 방법이 개시된다. 본 발명에 따른 칼럼 결함 복구가 가능한 캠은 복수개의 캠 셀을 구비하는 메인 캠 어레이, 상기 메인 캠 어레이의 칼럼 결함 복구를 위한 캠 셀들을 구비하는 예비 캠 어레이, 서치라인 프리차지 회로 및 스위칭 회로를 구비한다. 서치라인 프리차지 회로는 상기 메인 캠 어레이의 결함 셀에 대응되는 서치라인 쌍의 전압 레벨을 제 2 레벨로 유지시킨다. 스위칭 회로는 결함 복구 신호에 응답하여 상기 메인 캠 어레이의 결함 셀에 대응되는 비트라인 쌍 및 서치라인 쌍을 예비 캠 어레이의 비트라인 쌍 및 서치라인 쌍으로 대체한다. 상술한 바와 같이 본 발명에 따른 캠의 칼럼 결함 복구 방법 및 칼럼 결함 복구가 가능한 캠은 종래에 로우(row) 방향의 결함 복구만 가능했던 것과 달리 칼럼(column) 방향의 결함 복구도 쉽게 할 수 있는 장점이 있다.

公开(公告)号：KR100481854B1

公开(公告)日：2005-04-11

申请号：KR1020020044636

申请日：2002-07-29

Applicant: 삼성전자주식회사

Inventor： 조욱래 ,  김태형 ,  김남석

IPC: H03H11/40

CPC classification number: H04L25/0278

Abstract: 소정의 임피이던스를 가지는 전송선을 통하여 데이타 입출력동작을 수행하는 본 발명의 집적회로장치는, 상기 전송선에 연결된 다수개의 드라이버 유닛들을 가지는 드라이브회로와; 출력데이타신호를 입력하며 출력활성화신호와 상기 전송선의 임피이던스의 상태에 관련된 임피이던스코드신호들에 응답하여 발생된 복수의 제어신호들을 상기 드라이브회로에 인가하는 컨트롤러를 구비하며; 상기 제어신호들에 각각 응답하여 적어도 하나의 드라이버 유닛이 구동되며 상기 각 드라이버는 소정의 입력버퍼에 연결된 온칩터미네이션 회로를 포함한다.

公开(公告)号：KR1020040092194A

公开(公告)日：2004-11-03

申请号：KR1020030026427

申请日：2003-04-25

Applicant: 삼성전자주식회사

Inventor： 강태경 ,  조욱래

IPC: G11C29/00

CPC classification number: G11C15/04 ,  G11C7/12 ,  G11C15/00 ,  G11C29/848

Abstract: PURPOSE: A CAM(Content Addressable Memory) capable of recovering defect and a method for recovering column defect are provided to perform a sable operation. CONSTITUTION: A main CAM(Content Addressable Memory) array(100) comprises a plurality of CAM cells. A spare CAM array(200-1,200-2) comprises a plurality of CAM cells to recover column defect of the main CAM array. A search line precharge circuit(300) maintains a voltage level of a search line pair corresponding to a defective cell of the main CAM array as the second level. And a switching circuit(400) replaces a bit line pair and a search line pair corresponding to the defective cell with a bit line pair and a search line pair of the spare CAM array in response to a defect recovery signal.

Abstract translation: 目的：提供能够恢复缺陷的CAM（内容可寻址存储器）和用于恢复色谱柱缺陷的方法以执行可操作的操作。 构成：主CAM（内容寻址存储器）阵列（100）包括多个CAM单元。 备用CAM阵列（200-1,200-2）包括多个CAM单元以恢复主CAM阵列的列缺陷。 搜索线预充电电路（300）将与主CAM阵列的故障单元对应的搜索线对的电压电平维持为第二电平。 并且，开关电路（400）响应于缺陷恢复信号，用备用CAM阵列的位线对和搜索线对替换与缺陷单元对应的位线对和搜索线对。

公开(公告)号：KR1020040080784A

公开(公告)日：2004-09-20

申请号：KR1020030015761

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래 ,  윤용진

IPC: G11C11/40

CPC classification number: G11C29/12015 ,  G11C7/1072 ,  G11C7/222 ,  G11C7/225 ,  G11C29/14

Abstract: PURPOSE: A semiconductor memory device is provided to generate a variable internal clock signal according to its operation mode which has a period two times of an external clock signal. CONSTITUTION: An array(110) has memory cells arranged in rows and columns. An address input circuit(120) receives an external address in response to an address clock signal(CKA). A selection circuit selects memory cells in response to an address from the address input circuit. A read-out circuit(160) reads data from the selected memory cells. A data output circuit(170) outputs data from the read circuit to the external in response to the first and the second data clock signal(CKR,CKF). An internal clock generator circuit(180) generates the address clock signal and the first and the second data clock signals in response to an external clock signal and its complementary clock signal. The internal clock signal generator circuit generates the address clock signal and the first and the second data clock signals having a period which is twice of the external clock signal's period.

Abstract translation: 目的：提供半导体存储器件，以根据其工作模式产生可变内部时钟信号，该操作模式具有外部时钟信号的两倍。 构成：阵列（110）具有以行和列排列的存储单元。 地址输入电路（120）响应地址时钟信号（CKA）接收外部地址。 选择电路响应于来自地址输入电路的地址选择存储单元。 读出电路（160）从所选存储单元读取数据。 数据输出电路（170）响应于第一和第二数据时钟信号（CKR，CKF）将数据从读取电路输出到外部。 内部时钟发生器电路（180）响应于外部时钟信号及其互补时钟信号产生地址时钟信号和第一和第二数据时钟信号。 内部时钟信号发生器电路产生地址时钟信号，并且第一和第二数据时钟信号的周期是外部时钟信号周期的两倍。

公开(公告)号：KR100423846B1

公开(公告)日：2004-05-17

申请号：KR1019970015539

申请日：1997-04-25

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: H01L23/60

Abstract: PURPOSE: An electrostatic protection circuit of a semiconductor device is provided to reduce junction capacitance and input capacitance of an electrostatic protection circuit by making a discharge circuit connected between a power supply voltage and a ground voltage. CONSTITUTION: A P+/N diode is connected between an input/output pad(10) and the first power supply voltage(VDD). An N+/P diode is connected between the input/output pad and the second ground voltage(VSS). A circuit(12) discharges static electricity applied through the input/output pad, connected between the first power supply voltage and the second ground voltage.