公开(公告)号：KR1020130116968A

公开(公告)日：2013-10-25

申请号：KR1020120039470

申请日：2012-04-17

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  H01L21/0226 ,  H01L21/31051 ,  H01L29/517 ,  H01L45/146

Abstract: PURPOSE: A resistive switching memory device and a manufacturing method thereof are provided to remove a forming process by inducing a resistive switching operation using the defect of an ultra thin transition metal oxide layer. CONSTITUTION: A bottom electrode is formed on a semiconductor substrate (S10). A metal oxide layer used as a resistive layer is formed on the bottom electrode (S20). A top electrode is formed on the metal oxide layer (S30). The metal oxide layer is deposited as an ultra thin film. A resistive switching operation is induced by using the defect of the ultra thin film (S40). [Reference numerals] (S10) Bottom electrode is formed on a semiconductor substrate; (S20) Metal oxide layer used as a resistive layer is formed; (S30) Top electrode is formed; (S40) Resistive switching operation is induced

Abstract translation: 目的：提供电阻式开关存储器件及其制造方法，以通过使用超薄过渡金属氧化物层的缺陷进行电阻开关操作来去除形成工艺。 构成：在半导体衬底上形成底部电极（S10）。 在底部电极上形成用作电阻层的金属氧化物层（S20）。 在金属氧化物层上形成顶部电极（S30）。 金属氧化物层作为超薄膜沉积。 通过使用超薄膜的缺陷引起电阻切换操作（S40）。 （S10）在半导体基板上形成底电极， （S20）形成用作电阻层的金属氧化物层; （S30）形成顶部电极; （S40）感应电阻开关动作

公开(公告)号：KR101310855B1

公开(公告)日：2013-09-23

申请号：KR1020120015265

申请日：2012-02-15

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 비휘발성 저항 스위칭 메모리 소자 및 제조 방법에 관한 것으로, 반도체 기판 상에 터널 배리어 다이오드의 하부 전극을 형성하는 단계; 상기 터널 배리어 다이오드의 하부 전극 상에 터널 배리어 다이오드의 금속 산화막을 형성하는 단계; 상기 터널 배리어 다이오드의 금속 산화막 상에 터널 배리어 다이오드의 상부 전극을 형성하는 단계; 상기 터널 배리어 다이오드의 상부 전극 상에 저항변화소자의 금속 산화막을 형성하는 단계; 및 상기 저항변화소자의 금속 산화막 상에 저항변화소자의 상부 전극을 형성하는 단계;를 수행하는 것을 특징으로 한다.

公开(公告)号：KR1020130093980A

公开(公告)日：2013-08-23

申请号：KR1020120015265

申请日：2012-02-15

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  H01L27/2409 ,  H01L45/1233 ,  H01L45/146

Abstract: PURPOSE: A nonvolatile resistive switching random access memory device and a manufacturing method thereof are provided to apply a tunnel barrier diode without the performance degradation of a metal oxide layer by controlling the oxygen contents of the metal oxide layer without a forming process. CONSTITUTION: A bottom electrode (10) of a tunnel barrier diode is formed on a semiconductor substrate. A metal oxide layer (20) of the tunnel barrier diode is formed on the bottom electrode of the tunnel barrier diode. A top electrode (30) of the tunnel barrier diode is formed on the metal oxide layer of the tunnel barrier diode. A metal oxide layer (40) of a variable resistance element is formed on the top electrode of the tunnel barrier diode. A top electrode (50) of the variable resistance element is formed on the metal oxide layer of the variable resistance element.

Abstract translation: 目的：提供一种非易失性电阻开关随机存取存储器件及其制造方法，通过在不进行成形处理的情况下控制金属氧化物层的氧含量，施加隧道势垒二极管而不会导致金属氧化物层的性能下降。 构成：在半导体衬底上形成隧道势垒二极管的底部电极（10）。 隧道势垒二极管的金属氧化物层（20）形成在隧道势垒二极管的底部电极上。 隧道势垒二极管的顶部电极（30）形成在隧道势垒二极管的金属氧化物层上。 可变电阻元件的金属氧化物层（40）形成在隧道势垒二极管的顶部电极上。 可变电阻元件的上电极（50）形成在可变电阻元件的金属氧化物层上。

公开(公告)号：KR101212536B1

公开(公告)日：2012-12-14

申请号：KR1020100088306

申请日：2010-09-09

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  서동찬 ,  조영대

IPC: H01L29/78 ,  H01L21/336

Abstract: 자연산화막의형성및 기판재료의절연층으로침투가방지되는전계효과트랜지스터및 그제조방법이제공된다. 본발명에따른전계효과트랜지스터는: Ge, SiGe, 또는 3-5족화합물로형성된기판(단, x는 0 초과 1 미만); 상기기판위에형성된 AlO층; 상기 AlO층위에형성되고, 유전상수가 10 이상인재료로형성된절연층; 및상기절연층위에형성되는메탈게이트를포함한다. 또한, 절연층은 HfO,ZrO, TiO, 및 TiO중에서선택된적어도하나로형성되고, AlO층은 3Å 내지 10Å의두께로형성된다.

公开(公告)号：KR101207790B1

公开(公告)日：2012-12-05

申请号：KR1020110016889

申请日：2011-02-25

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  손현철 ,  조만호 ,  이두성 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본발명에따라서, 3차원적층메모리구조의비휘발성저항스위칭메모리소자(ReRAM) 제조방법이제공된다. 상기방법은 (a) 기판을제공하는단계와; (b) 상기기판상에절연물질층을증착하는단계와; (c) 상기절연물질층상에하부전극층을증착하는단계와; (d) 상기 (b) 및 (c) 단계를반복하여, 최상단에절연물질층이형성된복수개의절연물질층-하부전극층을포함하는 3차원적층메모리구조를형성하는단계와; (e) 포토리소그래피공정을이용하여, 상기 3차원적층메모리구조의기판까지건식식각하여, 특정부분이제거된트렌치구조를갖도록패터닝하는단계와; (f) 상기트렌치구조의절연물질층사이의하부전극층의일부를제거하는단계와; (g) 상기절연물질층사이의하부전극층이제거된부분, 상기트렌치벽면및 상기최상단절연물질층상에원자층증착방법을이용하여, 저항스위칭특성을나타내는금속산화물을증착하는단계와; (h) 상기트렌치벽면및 상기최상단절연물질층상에증착된상기금속산화물을건식식각을통해제거하여, 상기절연물질층사이의하부전극층이제거된부분에충진된저항스위칭특성을나타내는금속산화물사이를절연시키는단계와; (i) 상기트렌치구조내부및 상기최상단절연물질층상에상부전극층을형성하여, 상부전극층이여러메모리셀에공통적으로작용하도록하고, 상기하부전극층을독립적으로연결하여구동하도록하는구조를형성하는단계를포함하는것을특징으로한다.

公开(公告)号：KR101085884B1

公开(公告)日：2011-11-22

申请号：KR1020090077997

申请日：2009-08-24

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  손현철 ,  조만호 ,  김상연 ,  유정호

IPC: H01L21/336 ,  H01L21/265

Abstract: 본 발명에 따라서 얕은 접합층을 포함하는 트랜지스터 제조 방법이 제공되는데, 상기 방법은 (a) 실리콘 기판을 제공하는 단계와; (b) 상기 실리콘 기판 상에 게이트 패턴을 형성하는 단계와; (c) 상기 게이트 패턴 및 실리콘 기판 표면 전체에 걸쳐 보호막을 형성하는 단계와; (d) 상기 기판 상의 보호막 중 소오스-드레인 부분의 보호막을 제거하는 단계와; (e) 상기 보호막이 제거된 소오드-드레인 부분을 식각하여 소오스-드레인 영역을 형성하는 단계와; (f) 상기 소오스-드레인 영역에 제1 실리콘-4족 원소 고용체 층을 에피택시얼하게 증착함과 아울러 소오스-드레인을 형성하는 단계와; (g) 이온 임플랜테이션 방법을 이용하여 도펀트를 주입하여 상기 제1 실리콘-4족 원소 고용체 층 내에 도펀트층을 형성하는 단계와; (h) 산화 공정을 이용하여 상기 제1 실리콘-4족 원소 고용체 층 표면에 산화막을 형성하여, 상기 제1 실리콘-4족 원소 고용체 층의 4족 원소가 상기 산화막 쪽으로부터 아래로 밀려나도록 함으로써, 상기 제1 실리콘-4족 원소 고용체 층의 4족 원소 농도보다 높은 농도의 4족 원소를 갖는 제2 실리콘-4족 원소 고용체 층을 상기 산화막과 상기 도펀트층 사이에 형성함과 아울러 상기 도펀트층에서 밀려나온 도펀트가 응축된 얕은 접합층을 형성하는 단계와; (i) 상기 산화막을 제거하고, 상기 기판 상의 보호막을 건식 식각함과 동시에 상기 게이트 패턴 상부의 보호막을 식각하면서 게이트 패턴 양 옆으로 스페이서를 형성함과 아울러, 상기 기판의 표면위로 상기 제2 실리콘-4족 원소 고용체 층이 돌출되도록 하는 단계를 포함하는 것을 특징으로 한 다.

公开(公告)号：KR1020110052887A

公开(公告)日：2011-05-19

申请号：KR1020090109600

申请日：2009-11-13

Applicant: 연세대학교 산학협력단

Inventor： 손현철 ,  고대홍 ,  이성훈 ,  김종기

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/04 ,  G11C13/0004 ,  H01L45/1233 ,  H01L45/1666 ,  H01L45/1683

Abstract: PURPOSE: A method for manufacturing a nonvolatile resistance switching memory is provided to overcome the limit of via filling of a bottom-up method by forming a metal oxide layer with a resistance switching property in a contact hole with an electrochemical method. CONSTITUTION: A bottom electrode is deposited on a substrate. A first insulation layer for electrode separation is deposited on the bottom electrode. The bottom electrode is exposed by patterning a plurality of contact holes on the first insulation layer. A metal oxide layer is laminated in the contact hole. A top electrode is formed on the metal oxide layer.

Abstract translation: 目的：提供一种用于制造非易失性电阻切换存储器的方法，以通过在电化学方法的接触孔中形成具有电阻切换特性的金属氧化物层来克服自下而上方法的通孔填充的极限。 构成：底部电极沉积在基底上。 用于电极分离的第一绝缘层沉积在底部电极上。 底部电极通过在第一绝缘层上构图多个接触孔而暴露。 金属氧化物层层叠在接触孔中。 顶部电极形成在金属氧化物层上。

公开(公告)号：KR1020110020399A

公开(公告)日：2011-03-03

申请号：KR1020090077997

申请日：2009-08-24

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  손현철 ,  조만호 ,  김상연 ,  유정호

IPC: H01L21/336 ,  H01L21/265

Abstract: PURPOSE: A method of manufacturing transistor having a shallow junction is provided to improve mobility by forming a shallow junction in the source and drain region of a silicon -4 group element solid solution. CONSTITUTION: In a method of manufacturing transistor having a shallow junction, a source-drain domain is formed on a silicon substrate. The first silicon -4 group element solid solution is formed in the source-drain domain. A dopant layer is formed in the first silicon -4 group element solid solution by implanting dopant An oxide film(70) is formed on the surface of the first silicon -4 group element solid solution region by using an oxidation process. The high concentration silicon -4 group element solid solution layer(80) is formed in the lower part of the oxide film. The shallow junction layer(90) is formed by concentration of dopants which is come out the lower part of a second high concentration silicon-4 group element.

Abstract translation: 目的：提供一种制造具有浅结的晶体管的方法，以通过在硅-4族元素固溶体的源极和漏极区域中形成浅结而提高迁移率。 构成：在制造具有浅结的晶体管的方法中，在硅衬底上形成源极 - 漏极区。 在源极 - 漏极区域中形成第一硅-4族元素固溶体。 通过注入掺杂剂在第一硅-4族元素固溶体中形成掺杂剂层通过氧化工艺在第一硅-4族元素固溶体区域的表面上形成氧化膜（70）。 在氧化膜的下部形成高浓度硅-4族元素固溶体层（80）。 浅接合层（90）通过从第二高浓度硅-4族元素的下部出来的掺杂剂的浓度形成。

公开(公告)号：KR1020110019882A

公开(公告)日：2011-03-02

申请号：KR1020090077484

申请日：2009-08-21

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  손현철 ,  조만호 ,  김상연 ,  유정호

IPC: H01L21/336 ,  H01L21/265

Abstract: PURPOSE: A transistor manufacturing method capable of increasing the mobility of holes is provided to easily form a second silicon-4 group element solid solution layer on a source-drain area using an oxidation process, thereby enabling the manufacture of a transistor with high performance without a complicated deposition process. CONSTITUTION: A protective film is formed on a silicon substrate. A protective film on a source-drain part is removed from the protective film on the substrate. The source-drain part without the protective film is etched to form a source-drain area. The first silicon-4 group element solid solution layer is deposited on a source-drain area. An oxide film(60) is formed on the first silicon-4 group element solid solution layer by an oxidation process. The second silicon-4 group element solid solution layer(70) is formed between the oxide film and the first silicon-4 group element solid solution layer.

Abstract translation: 目的：提供一种能够增加空穴迁移率的晶体管制造方法，以便能够使用氧化工艺在源极 - 漏极区域容易地形成第二硅-4族元素固溶体层，从而能够制造具有高性能的晶体管而没有 一个复杂的沉积过程。 构成：在硅衬底上形成保护膜。 源极 - 漏极部分上的保护膜从衬底上的保护膜去除。 没有保护膜的源极 - 漏极部分被蚀刻以形成源极 - 漏极区域。 第一硅-4族元素固溶体层沉积在源极 - 漏极区域上。 通过氧化处理在第一硅-4族元素固溶体层上形成氧化膜（60）。 第二硅-4族元素固溶体层（70）形成在氧化膜和第一硅-4族元素固溶体层之间。

公开(公告)号：KR1020090018743A

公开(公告)日：2009-02-23

申请号：KR1020070083082

申请日：2007-08-18

Applicant: 연세대학교 산학협력단

Inventor： 고대홍 ,  김상연 ,  손현철 ,  조만호

IPC: H01L21/24 ,  B82Y40/00

Abstract: A method for silicifying a surface of a silicon based nano wire selectively and a semiconductor device made by the same are provided to implement a high speed semiconductor device with a high integration and a low resistor by reducing a contact resistor when bonding a nano wire and a metal wire. One or more silicon nano wires(50) are arranged on a substrate(10). A mask pattern(90) is formed on an upper part of a silicon based nano wire. The mask pattern is made of the silicon oxide or the silicon nitride. A metal thin film(60) is stacked on the upper part of the mask pattern by a sputtering method or an atomic layer deposition method. A metal-silicide layer(70) is formed by a thermal process of a metallic thin film. The mask pattern is removed. The non-reactive metal surface is removed by using a wet etch process.

Abstract translation: 选择性地硅化硅基纳米线的表面的方法和由其制成的半导体器件被提供以通过在接合纳米线时减少接触电阻器来实现具有高集成度的高速半导体器件和低电阻器 金属丝。 一个或多个硅纳米线（50）布置在基底（10）上。 掩模图案（90）形成在硅基纳米线的上部。 掩模图案由氧化硅或氮化硅制成。 通过溅射法或原子层沉积法将金属薄膜（60）堆叠在掩模图案的上部。 通过金属薄膜的热处理形成金属硅化物层（70）。 去除掩模图案。 通过使用湿蚀刻工艺去除非反应性金属表面。