公开(公告)号：FR3095073A1

公开(公告)日：2020-10-16

申请号：FR1903929

申请日：2019-04-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/06

Abstract: Codage de données sur bus série La présente description concerne un procédé de codage d’une donnée (B) à transmettre sur un bus série SPI, dans lequel un registre (2) d’état d’une mémoire est modifié, à au moins un instant choisi, en fonction de tout ou partie de ladite donnée (B) à transmettre. Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3008534B1

公开(公告)日：2019-06-28

申请号：FR1356720

申请日：2013-07-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

Abstract: Procédé de gestion du fonctionnement d'un ensemble d'au moins une cellule-mémoire (CEL) du type comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et au moins une cellule-mémoire élémentaire non volatile (CELNV) mutuellement couplées, ladite au moins une cellule-mémoire étant configurée pour effectuer une inversion de valeur de donnée lors d'un rechargement dans la cellule-mémoire élémentaire SRAM d'une donnée préalablement écrite dans ladite au moins une cellule élémentaire non volatile, procédé comprenant, à chaque transfert d'une donnée de ladite cellule-mémoire élémentaire du type SRAM (CELSR) dans ladite au moins une cellule-mémoire élémentaire non volatile (CELNV) et à chaque rechargement de ladite cellule-mémoire élémentaire SRAM, une mise en œuvre respective des mêmes opérations sur une donnée témoin d'une cellule-mémoire témoin (CELT) fonctionnellement analogue et associée à ladite au moins une cellule-mémoire, et à chaque lecture (22) d'une donnée de ladite cellule-mémoire élémentaire SRAM, une lecture correspondante (23) de la donnée témoin, et une inversion ou non de la donnée lue dans ladite cellule-mémoire élémentaire SRAM (CELSR) en fonction de la valeur lue de la donnée témoin.

公开(公告)号：FR3065303B1

公开(公告)日：2019-06-07

申请号：FR1753213

申请日：2017-04-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G06F12/02 ,  G06F11/10 ,  G11C29/52

Abstract: Le procédé d'écriture dans une mémoire du type EEPROM comprend, en présence d'une suite de nouveaux octets (SND) à écrire dans le plan-mémoire (PM) dans au moins un mot-mémoire de destination (Wd) contenant déjà des anciens octets (OD), une vérification (411, 423) pour chaque mot-mémoire de destination (Wd) si les anciens octets (OD) de ce mot-mémoire de destination (Wd) doivent tous ou non être remplacés par de nouveaux octets (ND), le procédé comprenant une lecture des anciens octets (OD) de ce mot-mémoire de destination (Wd) seulement si les anciens octets (OD) ne doivent pas tous être remplacés par de nouveaux octets (ND).

公开(公告)号：FR3070217A1

公开(公告)日：2019-02-22

申请号：FR1757718

申请日：2017-08-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/26 ,  H03G3/20

Abstract: Il est proposé un procédé de commande du niveau d'un courant de lecture (Ilect) dans une mémoire non-volatile (MEM) alimentée par une tension d'alimentation (Vdd), comprenant : - une détermination d'un courant témoin (It) représentatif d'un courant effectif pouvant s'écouler lors d'une lecture dans un chemin de lecture (CHLEC) de la mémoire (MEM), en fonction de la valeur de la tension d'alimentation (Vdd) ; - une comparaison du courant témoin (It) et d'un courant de référence (Iref) ayant une valeur de référence ; - une génération d'un signal de commande (VgIsenseP) commandant la génération du courant de lecture (Ilect) ayant un niveau égal à la plus petite valeur entre une fraction de la valeur du courant témoin (It) et la valeur du courant de référence (Iref).

公开(公告)号：FR3066033A1

公开(公告)日：2018-11-09

申请号：FR1753971

申请日：2017-05-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  AMEZIANE EL HASSANI CHAMA

IPC: G06F5/16 ,  G06F7/78 ,  H04W36/02

Abstract: Le dispositif d'étage tampon (DIS) comporte une entrée de données (ED) pour recevoir un signal de données (DAT), une entrée d'horloge (ECL) pour recevoir un signal d'horloge (CLK), une sortie de données (SD) et des moyens de traitement (MTR) configuré pour délivrer sur la sortie de données (SD) les données dudit signal de donnée (DAT) de manière synchrone avec des cycles d'horloges (CCL) du signal d'horloge (CLK). Les moyens de traitement (MTR) comportent un premier module tampon (ACBUF) configuré pour délivrer sur la sortie de données (SD) chaque donnée de manière synchrone avec un premier front du signal d'horloge (F1) et pendant une première moitié de cycle d'horloge (CCL), et un deuxième module tampon (DCBUF) configuré pour maintenir ladite donnée sur la sortie de données (SD) pendant la deuxième moitié du cycle d'horloge (CCL).

公开(公告)号：FR3029343B1

公开(公告)日：2018-03-30

申请号：FR1461549

申请日：2014-11-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/02

公开(公告)号：FR3054723A1

公开(公告)日：2018-02-02

申请号：FR1657225

申请日：2016-07-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H01L27/115 ,  G11C16/02 ,  H01L29/788

Abstract: Le dispositif de mémoire non volatile du type électriquement effaçable et programmable comprend un plan-mémoire (PM) arrangé matriciellement en rangées et en colonnes de cellules-mémoires (CEL1-CEL4) comportant chacune un transistor d'état (TE, TE1) ayant des régions de source (S) et de drain (D) formées dans un substrat semiconducteur (PSUB, PISO), une région de canal (RCN) entre la source et le drain en regard de laquelle se trouve une grille flottante (FG) surmontée d'une grille de commande (CG, CG1). La grille flottante (FG) comporte une zone d'injection tunnel (INJT) formée par une protrusion (PRT) dirigée vers la région de canal, centrée entre la source et le drain, et séparée de la région de canal par un oxyde tunnel (OXTN) plus fin qu'un oxyde de grille haute tension (OXHV) séparant le reste de la grille flottante de la région de canal.

公开(公告)号：FR3012654A1

公开(公告)日：2015-05-01

申请号：FR1360418

申请日：2013-10-25

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C7/00 ,  G11C16/10

Abstract: Pendant une phase de programmation de la cellule, on applique (21) une première tension (Vs1) sur la région de source, on applique (22) une deuxième tension (Vd2) sur la région de drain, supérieure à la première tension, jusqu'à mettre la cellule (CEL) en conduction, la valeur numérique (ddj) de la donnée (DD) à écrire étant contrôlée par le niveau de la tension de commande (VCGj) appliquée (20) sur la grille de commande et ladite donnée étant de facto écrite avec ladite valeur numérique lors de ladite mise en conduction de la cellule, la programmation étant alors stoppée (24).

公开(公告)号：FR3009633A1

公开(公告)日：2015-02-13

申请号：FR1357876

申请日：2013-08-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/38

Abstract: L'invention concerne un système de communication comportant : un bus I2C ; au moins un premier dispositif (12) connecté au bus ; au moins un deuxième dispositif (3) connecté au bus ; et au moins une liaison directe (40, 41, 42) de données, autre que le bus, entre les deux dispositifs.

公开(公告)号：FR3006491A1

公开(公告)日：2014-12-05

申请号：FR1355110

申请日：2013-06-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/14

Abstract: L'invention concerne un procédé d'écriture dans une mémoire EEPROM, le procédé comprenant des étapes de : mémorisation des bits d'un mot à écrire (DT) dans des premières unités de mémoire (BLT ), effacer un mot à modifier, formé de premières cellules mémoires connectées à une ligne de mot (WL ) et des premières lignes de bit (BL ), lecture de bits mémorisés dans les cellules mémoire d'une ligne de mot WL , dans un premier mode de lecture (N) et mémorisation des bits lus dans des secondes unités de mémoire (BLT ), lecture dans un second mode de lecture (ER, PG) des bits mémorisés dans les cellules mémoire de la ligne de mot, et programmation de chaque cellule mémoire de la ligne de mot, connectée à une unité de mémoire mémorisant un bit à l'état programmé du mot à écrire, d'un mot effacé ou d'un mot comprenant un bit ayant des états différents dans les premier et second modes de lecture.