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    電源回路
    84.
    发明专利
    電源回路 审中-公开

    公开(公告)号：JP2020092549A

    公开(公告)日：2020-06-11

    申请号：JP2018229575

    申请日：2018-12-07

    Applicant: ANALOG DEVICES INC

    Inventor： SUMIYA YOSHITAKA

    IPC: H02M3/155

    Abstract: 【課題】入力電圧が、最低動作電圧値よりも低くなっても、負荷が動作を継続する電力を供給可能な小型の電源回路を提供する。【解決手段】電源回路10は、直流電源Eの正極端子E1と、電源回路10の低電位端子Vddとの間に生じる電位差に基づいて、グラウンドGNDと基準とする負の所定電圧に変換する。電源回路10の高電位端子Vccと低電位端子Vddとの間に生じる負の所定電圧を第2制御部20や通信回路等の電気負荷に供給する事で、一時的に電源回路10の入力電圧が第2制御部20や通信回路等の電気負荷が必要とする所定電圧を下回っても、継続的に所定の電圧を第2制御部20や通信回路等の電気負荷に供給することができる。【選択図】図1

    連結リストを使って、集積回路において機能豊富な有限状態マシンを生み出す装置
    85.
    发明专利
    連結リストを使って、集積回路において機能豊富な有限状態マシンを生み出す装置 审中-公开

    公开(公告)号：JP2019004136A

    公开(公告)日：2019-01-10

    申请号：JP2018084945

    申请日：2018-04-26

    Applicant: ANALOG DEVICES INC

    Inventor： NAVDEEP SINGH DHANJAL ,  ZHOU SHENGBING

    IPC: H01L21/822 ,  H01L27/04

    Abstract: 【課題】階層連結リストを使って実装された有限状態マシンを通して、電子システムを制御する。【解決手段】装置は、シーケンサ回路網を含む集積回路(IC)、および集積回路に一体化しているか、または動作可能に結合されたメモリを備え、メモリの少なくとも一部は、複数の有限IC状態の有限状態マシンを定義する複数の階層連結リストとして編成されており、シーケンサ回路網は、あるIC状態に関連付けられた階層連結リストからの1つ以上の制御語を受信し、ICを、1つ以上の制御語に従ったIC状態に進ませ、かつそのIC状態に対応する1つ以上のアクションを行うように構成されている。【選択図】図1

    画素速度での画像処理のための方法および装置
    87.
    发明专利
    画素速度での画像処理のための方法および装置 有权
    用于像素速率的图像处理的方法和装置

    公开(公告)号：JP2014197433A

    公开(公告)日：2014-10-16

    申请号：JP2014149420

    申请日：2014-07-23

    Applicant: アナログ デバイシス, インコーポレイテッド ,  Analog Devices Inc ,  アナログ デバイシス, インコーポレイテッド

    Inventor： BORIS LERNER ,  BRADIP THAKER ,  GOPAL GUDHUR KARANAM ,  MICHAEL MEYER-PUNDSACK

    IPC: G06T1/20

    CPC classification number: G06T1/20 ,  G06T1/60 ,  G06T2200/28

    Abstract: 【課題】処理演算が、画素の新しいラインまたはフレームに移行するときでも、メモリフェッチおよび画素出力の一定速度を維持するために、2−D画像処理において、改良されたタイミング制御を提供すること。【解決手段】本発明に従って改良されたタイミング制御は、現在のライン上のエッジ画素ブロックの新しい列が、複製される、またはゼロに設定される間に、次のラインまたはフレームの第1の画素ブロック内の画素データの新しい列をプリフェッチすることによって、アイドルメモリ帯域幅を利用するため、着信画素速度と発信画素速度との間の1対1関係は、付加的なクロックサイクルまたはメモリ帯域幅を伴うことなく維持される。現在のライン上のエッジ画素ブロックが、処理されることに伴って、次のラインまたはフレームの第1の画素ブロック内のデータは、余剰クロックサイクルまたは余剰メモリ帯域幅を伴わずに、計算のための準備ができる。【選択図】図5

    Abstract translation: 要解决的问题：即使在处理操作转换到新的一行或一组像素时，在二维图像处理中提供改进的定时控制，以保持恒定的存储器提取速率和像素输出。解决方案：一对一关系 在输入像素速率和输出像素速率之间维持没有额外的时钟周期或存储器带宽作为根据本发明的改进的定时控制，利用空闲存储器带宽，通过在第一像素数据的第一像素块中预取像素数据的新列 下一行或帧，而当前行上的边缘像素块的新列被复制或清零。 当处理当前行上的边缘像素块时，下一行或帧的第一像素块中的数据就可以在没有额外的时钟周期或额外的存储器带宽的情况下进行计算。

    Windowless h-bridge buck-boost switching converter
    88.
    发明专利
    Windowless h-bridge buck-boost switching converter 审中-公开
    无刷H桥式升压开关转换器

    公开(公告)号：JP2014075967A

    公开(公告)日：2014-04-24

    申请号：JP2013195576

    申请日：2013-09-20

    Applicant: Analog Devices Inc ,  アナログ デバイシス, インコーポレイテッド

    Inventor： TANABE HIROHISA

    IPC: H02M3/155

    CPC classification number: H02M3/1582

    Abstract: PROBLEM TO BE SOLVED: To solve the problem that operating efficiency is poor when operating in a buck-boost mode due to the need to open and close all four switching elements.SOLUTION: A "windowless" H-bridge buck-boost switching converter includes a regulation circuit having: an error amplifier 50 generating a COMP signal; a PWM comparison circuit 54 comparing the COMP signal with a RAMP signal; and a logic circuit 58 receiving a mode control signal 60 indicating whether the output of a comparison circuit 56 and the converter are to operate in a buck mode or in a boost mode and operating primary or secondary switching elements 30, 32, 36, and 38 to generate a desired output voltage in the buck mode or in the boost mode.

    Abstract translation: 要解决的问题：解决由于需要打开和关闭所有四个开关元件而在降压 - 升压模式下工作时操作效率差的问题。解决方案：“无窗”H桥升压 - 升压开关转换器包括 调节电路具有：产生COMP信号的误差放大器50; 比较COMP信号与RAMP信号的PWM比较电路54; 以及接收模式控制信号60的逻辑电路58，该模式控制信号60指示比较电路56和转换器的输出是否以降压模式或升压模式操作，并且操作主要或次要的开关元件30,32,36和38 以在降压模式或升压模式下产生期望的输出电压。

    Improved pipelined digital signal processor
    89.
    发明专利
    Improved pipelined digital signal processor 审中-公开
    改进的管道数字信号处理器

    公开(公告)号：JP2014038640A

    公开(公告)日：2014-02-27

    申请号：JP2013195215

    申请日：2013-09-20

    Applicant: Analog Devices Inc ,  アナログ デバイシーズ インク

    Inventor： JAMES WILSON ,  KABLOTSKY JOSHUA A ,  STEIN YOSEF ,  COLM J PRENDERGAST ,  GREGORY M YUKNA ,  CHRISTOPHER M MAYER

    IPC: G06F7/00 ,  H04N19/00

    CPC classification number: G06F9/3001 ,  G06F9/345 ,  G06F9/3885

    Abstract: PROBLEM TO BE SOLVED: To reduce pipeline stall between a compute unit and address unit in a processor.SOLUTION: A problem can be solved by: computing results in a compute unit in response to instructions of an algorithm; storing predetermined sets of functions in a local random access memory array in the compute unit, while associating predetermined sets of the instructions of the algorithm with the computed results; and providing direct mapping of the computed results to the associated functions within the compute unit.

    Abstract translation: 要解决的问题：减少处理器中计算单元和地址单元之间的流水线停顿。解决方案：可以通过以下方式解决问题：计算单元中响应算法指令的结果; 在计算单元中将预定的功能集合存储在本地随机存取存储器阵列中，同时将所述算法的预定指令集与所述计算结果相关联; 并且将计算结果直接映射到计算单元内的相关功能。

    BACKGROUND ADJUSTMENT TECHNIQUES FOR COMPARATOR
    90.
    发明专利
    BACKGROUND ADJUSTMENT TECHNIQUES FOR COMPARATOR 审中-公开

    公开(公告)号：JP2013255229A

    公开(公告)日：2013-12-19

    申请号：JP2013117598

    申请日：2013-06-04

    Applicant: ANALOG DEVICES INC

    Inventor： STEPHEN R KOSIC ,  JEFFERY P BRAY

    IPC: H03M1/10 ,  H03M1/14

    Abstract: PROBLEM TO BE SOLVED: To provide a method and a corresponding device for performing a background calibration of a comparator in a circuit having a plurality of stages that are connected in a pipelined fashion to an input.SOLUTION: A digital value of a residue signal, which is output from a first stage in the plurality of stages to a subsequent stage in the plurality of stages, is calculated. The value of the residue signal is compared to at least one threshold. Based on the comparison, a triggering threshold of the selected comparator in the first stage is adjusted.

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