公开(公告)号：JPH0973772A

公开(公告)日：1997-03-18

申请号：JP29148395

申请日：1995-11-09

Applicant: CIRRUS LOGIC INC

Inventor： JII AARU MOHAN RAO ,  RONARUDO TEII TEIRAA ,  SADOHAA SHIYARUMA

IPC: G11C11/401 ,  G11C5/06 ,  G11C8/00 ,  G11C11/407

Abstract: PROBLEM TO BE SOLVED: To provide a memory device of a wide bus width with a small pin number by multiplexing the input of the memory device, receiving address bitso during a certain operation cycle and receiving data bits during a different operation cycle. SOLUTION: Addresses from a dedicated address pin 220 and the addresses from a multiplex pin 230 through a multiplexer 206 are delivered to an address latch 207. Also, data from a dedicated data pin 240 and the data from the multiplex pin 230 through the multiplexer 206 are transferred to a data latch 208. In the case of write to a DRAM cell array 201, the addresses are sent in a period when a low address strobe RAS is inactive and the data are transferred in the period when it is active. Thus, without increasing the number of pins, and address port provided with the wider bus width is obtained.

公开(公告)号：JPH0221638A

公开(公告)日：1990-01-24

申请号：JP5949989

申请日：1989-03-10

Applicant: CIRRUS LOGIC INC

Inventor： EICHI RABINDORA ,  SUHASU ESU PATEIRU ,  AANESUTO ESU RIN ,  MAFUDO ASAA ,  DAYAKAA REDEI

IPC: H01L27/118 ,  H01L21/82 ,  H03K19/173 ,  H03K19/177

Abstract: PURPOSE: To achieve high integration by tiling sub-gates and other subfunctional elements in an SLA using a set of static CMOS tile such that individual units can be modified by mass programming technology. CONSTITUTION: Individual tiles of a CMOS cell set are mapped onto one or a plurality of grids of a memory logic array. In an odd row, the grid comprises four horizontal signal wires O, Y, C and U provided on a lower metal film, four vertical signal wires B, G, R and P provided on an upper metal film, and a power supply wire Vdd and an earth wire GND extending along the left and right edges. In an even row, the vertical wire, the power supply wire Vdd and the earth wire GND are reversed. The grid is designed to be superposed on an adjacent grid in the same row while sharing the power supply wire Vdd and the earth wire GND between adjacent grids. According to the method, modification can be facilitated significantly when an existing design is repaired or improved using a software design tool.

公开(公告)号：JP4979809B2

公开(公告)日：2012-07-18

申请号：JP2010500910

申请日：2008-03-06

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン エル． メランソン，

IPC: H03M1/08 ,  H03M1/12 ,  H03M3/02 ,  H04R3/02 ,  H04R25/00

CPC classification number: G10K11/178 ,  G10K2210/1081 ,  G10L21/0208 ,  H03M3/424 ,  H03M3/452 ,  H03M7/3024 ,  H03M7/3033 ,  H03M7/304 ,  H04R25/453

Abstract: A low-delay signal processing system and method are provided which includes a delta-sigma analog-to-digital converter, an oversampling processor, and a delta-sigma digital-to-analog converter. The delta-sigma analog-to-digital converter receives an input or audio signal and generates a digital sample signal at a high oversampling rate. The oversampling processor is connected to the analog-to-digital converter for processing the digital sample signal at the high oversampling rate with low-delay. The delta-sigma digital-to-analog converter is connected to the oversampling processor for receiving the digital sample signal at the high oversampling rate with low-delay for generating an analog signal. The oversampling processor includes a low-delay filter and a programmable delay element. In this manner, the analog signal is produced with a low delay and high accuracy.

公开(公告)号：JP4947666B2

公开(公告)日：2012-06-06

申请号：JP2009115063

申请日：2009-05-11

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： エム． ロマノ ポール ,  スピノ ルイス

IPC: G11B21/08 ,  G11B21/10 ,  G11B5/00 ,  G11B5/55 ,  G11B5/596

CPC classification number: G11B5/59683 ,  G11B5/5547 ,  G11B2005/0016

公开(公告)号：JP2009503930A

公开(公告)日：2009-01-29

申请号：JP2008522836

申请日：2006-07-13

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン エル． メランソン，

IPC: H03M3/02

CPC classification number: H03M7/3035 ,  H03M7/3026 ,  H03M7/3028 ,  H03M7/304

Abstract: デジタル信号処理システムは、量子化器の過負荷防止状態の間にはローパス出力を維持する、デルタシグマ変調器を含む。 少なくとも１つの実施形態において、該デルタシグマ変調器は、Ｎ次のフィードバック型ループフィルタを有する、量子化器の過負荷から保護されたデルタシグマ変調器を含む。 該デルタシグマ変調器の量子化器は、ループフィルタの少なくとも最初の２つのフィルタステージに、フィードバックを提供する。 ループフィルタは、少なくともＮ個の連続したフィルタステージを含み、量子化器の過負荷防止状態の間には、最初のフィルタステージの出力を制限する。 最初のフィルタステージの出力制限が量子化器の過負荷防止に不十分である場合には、該デルタシグマ変調器は少なくとも後続のフィルタステージの出力を漸進的に制限し、量子化器の過負荷を防ぐことができる。 ここで、Ｎは２に等しいか、または２よりも大きい正の整数である。

公开(公告)号：JP4157142B2

公开(公告)日：2008-09-24

申请号：JP2006501198

申请日：2004-02-26

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン ローレンス メランソン，

IPC: H03M7/32 ,  G10L19/00 ,  H03B29/00 ,  H03H17/04 ,  H03M3/02 ,  H03M7/36 ,  H04R3/14

CPC classification number: H03H17/04 ,  H03B29/00 ,  H03M7/3028 ,  H03M7/304

公开(公告)号：JP2008527915A

公开(公告)日：2008-07-24

申请号：JP2007551262

申请日：2005-12-14

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ムラリ ケジャリワル， ,  ゴウタム ベミュラパリ， ,  ジョン メランソン，

IPC: H03F3/34 ,  H03F3/45

CPC classification number: H03F3/387 ,  H03F2200/261

Abstract: 本発明は概して、直線回路に関連し、特に、チョッパー安定化された演算増幅器（オペアンプ）の出力において、ランダムに変化するチョッピング周波数を用いてチョッピングアーティファクトを最小化するための回路および方法であって、少なくとも一つの増幅器ステージ、および選択された周波数帯域の範囲内でランダムに変化する周波数を有する増幅器ステージへの入力信号およびチョッピング信号からの出力信号を、チョッピングするためのチョッピング回路網を含む、演算増幅器に関連する。

公开(公告)号：JP2008136202A

公开(公告)日：2008-06-12

申请号：JP2007284558

申请日：2007-10-31

Applicant: Cirrus Logic Inc ,  シラス ロジック、インコーポレイテッド

Inventor： MELANSON JOHN LAURENCE

IPC: H03M7/32 ,  H03H17/02 ,  H03H17/06 ,  H03M3/00

CPC classification number: H03M3/372 ,  H03M3/506

Abstract: PROBLEM TO BE SOLVED: To solve the problem that a continuous time output stage of a DAC (digital to analog converter) requires a method of minimizing inter-symbol interference and improving effects of clock characteristics.
SOLUTION: The digital to analog converter (Fig 1A) includes a noise shaping modulator (102) for modulating an input digital data stream (101), a plurality of output elements (103) for generating a plurality of intermediate data streams from a modulated output stream from the modulator, and an output summer (106) for summing the intermediate data streams to generate an output analog stream. The noise shaping modulator balances an edge transition rate of the output elements so that the edge transition rate of two selected elements is approximately equal.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 解决问题：为了解决DAC（数模转换器）的连续时间输出级需要一种使码元间干扰最小化和改善时钟特性的方法的问题。 解决方案：数模转换器（图1A）包括用于调制输入数字数据流（101）的噪声整形调制器（102），用于产生多个中间数据流的多个输出元件（103） 来自调制器的调制输出流，以及用于对中间数据流求和以产生输出模拟流的输出加法器（106）。 噪声整形调制器平衡输出元件的边沿跃迁速率，使得两个选择的元件的边沿跃迁速率近似相等。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP4035195B2

公开(公告)日：2008-01-16

申请号：JP5674497

申请日：1997-03-11

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： アール． ウェルランド デイビッド

IPC: H03H17/00 ,  H03M7/18 ,  G06F7/72

CPC classification number: H03M7/18 ,  G06F7/729

公开(公告)号：JP2007504754A

公开(公告)日：2007-03-01

申请号：JP2006525398

申请日：2004-09-01

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ブルース ドゥーワー， ,  ブライアン トロッター， ,  ジョン メランソン，

IPC: H03M1/82 ,  H03K7/08 ,  H03M1/06 ,  H03M1/08 ,  H03M1/66 ,  H03M3/04 ,  H03M7/32

CPC classification number: H03M3/506

Abstract: A pulse width modulator includes at least one input for receiving an input signal and pulse width modulation circuitry for generating a pulse width modulated stream and another pulse width modulated stream. The pulse width modulated stream and the another pulse width modulated stream are nominally out of phase and together represent the received input signal. A summer sums the pulse width modulated stream and the another pulse width modulated stream to generate an analog output signal.