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公开(公告)号：JP2019533318A
公开(公告)日：2019-11-14
申请号：JP2018560005
申请日：2017-08-25
Inventor： クマール, アジャイ , ヨム, ヒョンス
Abstract: 本開示は、振動子、より具体的には、振動子の較正及びトリミングのための周波数情報を記憶するシステム及び方法に関する。本開示の実施形態は、周波数試験回路、被試験デバイス(DUT)入力、及び計算エンジン回路を有するマイクロコントローラを含む。この計算エンジン回路は、DUT入力から測定された、周波数試験回路からの測定された周波数を、メモリに記憶された基準周波数と比較し、かつ比較に基づいて、DUT入力を生成するDUTの周波数を調整するように構成されている。
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公开(公告)号：JP6606175B2
公开(公告)日：2019-11-13
申请号：JP2017511905
申请日：2015-01-27
IPC: G06F3/041 , G01R27/26 , H03K17/955
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公开(公告)号：JP2019530278A
公开(公告)日：2019-10-17
申请号：JP2019506444
申请日：2017-10-11
Inventor： ミーチャム, ダン
IPC: H03K17/687 , H03K17/693 , H03K17/06
Abstract: ブートストラップされたサンプリングスイッチは、線形性が高いために、より低い電源電圧で使用可能であり、サンプリングされた電圧は、電源電圧よりも実質的に高くなり得る。2.7V以下のDC電源をこのサンプリングスイッチと併用して、より高い電圧をサンプリングできる。これらの複数の高電圧伝送ゲートスイッチを共に直接接続して、チャネル間不整合の主要源(アクティブバッファ/降圧回路)を除去でき、これまでに実現できなかった、新たな誤りの補正法が可能となる。サンプリングスイッチ回路は、測定されたものからのDC電流を消費しない。僅かなスイッチトキャパシタ充電が存在する場合があり、何らかの漏洩電流が生じることがあるが、測定された電圧入力から流れるDC電流は、ない。
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公开(公告)号：JP2019520008A
公开(公告)日：2019-07-11
申请号：JP2018568825
申请日：2017-06-30
Inventor： クマール, アジャイ , ヨム, ヒョンス , リ, チン
IPC: H03B5/32
Abstract: 水晶振動子は、振動検出及び振幅制御ループを有するデジタル自動利得制御(AGC)に接続されている。振動検出ループは、振動がそこから検出されるまで、振動子トランジスタの相互コンダクタンス(gm)を向上させることができる。次に、振幅制御ループが水晶振動子からの振動の振幅を検出し、これらの振幅を高電圧基準及び低電圧基準と比較し、デジタルシグナルを生成して振動子増幅器の臨界相互コンダクタンス(gm)を見つけ出し、このgmを制御して、そこからの定振動波形の振幅を維持する。アップ/ダウンカウンタは、これへのアップデートクロックレートに従い、サーボ制御ループバンド幅/アップデートレートを規定する。ループ安定化は、制御ループバンド幅が、水晶振動子の振動エンベロープが振動を大ききするために必要な起動時間未満であるときに達成される。振動子不良検出装置も設けられてもよい。
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公开(公告)号：JP2019519947A
公开(公告)日：2019-07-11
申请号：JP2018539355
申请日：2017-07-07
Inventor： シャフィー, ハミード , プールカーツーン, モフセン , ガウダ, キラン , シェティ, シッダルタ , ヘイダリ, エスマエル , ファルド, アリ , バゲリ, ラヒーム , ジャファリ, マスード
IPC: H04L27/26
Abstract: 本開示の実施形態は、OFDM受信機回路を含み、これは、受信機回路によって受信される複数のサンプル値のFFTを計算するように構成される、FFT回路と、FFTのインパルス応答の一部を短縮することによって、サンプル値のための等化器係数を識別するように構成される、平滑回路とを含む。OFDM受信機回路であって、前記受信機回路によって受信された複数のサンプル値のFFTを計算するように構成される高速フーリエ変換(FFT)回路と、前記FFTのインパルス応答の一部を短縮することによって、前記サンプル値に関する等化器係数を識別するように構成される平滑回路とを備える、OFDM受信機回路。
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Patent Agency Ranking
公开(公告)号：JP6533536B2
公开(公告)日：2019-06-19
申请号：JP2016575110
申请日：2015-06-25
Inventor： ポルトマン, ライオネル , ハイム, アクセル , ドルフナー, アンドレアス , カルトナー, クラウス
IPC: G06F3/041
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公开(公告)号：JP2019514230A
公开(公告)日：2019-05-30
申请号：JP2018523754
申请日：2017-04-12
Inventor： クリス, ブライアン , ドイッチャー, ニール , スポラー, トーマス
Abstract: 本開示の実施形態は、一連の結合される遅延セルを含む、差動デジタル遅延ラインを備える、差動デジタル遅延ラインアナログ・デジタルコンバータ(ADC)を含み、第1の遅延ラインの遅延時間は、ADCの第1の入力によって制御され、第2の遅延ラインの遅延時間は、ADCの第2の入力によって制御される。ADCは、一連の結合される遅延セル内の所定のノード場所に結合される、一対のバイパスマルチプレクサと、それぞれが一連の結合される遅延セルと結合される、ラッチと、ラッチからのデータをADCの出力値に変換するように構成される、複数のラッチと結合される、コンバータ回路と、差動デジタル遅延ラインアナログ・デジタルコンバータの選択された分解能に応じて、一連の結合される遅延セルからラッチへのデータを選択するように構成される、論理回路とを含む。
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公开(公告)号：JP2019508910A
公开(公告)日：2019-03-28
申请号：JP2018512933
申请日：2017-01-20
Inventor： ルンドストレーム, ロニー
IPC: B60R16/023 , H04J3/16
Abstract: 同期ネットワーク内の時間トリガ通信チャネルのためのシステムおよび方法が、開示される。本システムおよび方法は、反復サイクル内で通信することであって、複数のノードのそれぞれは、専用スロットを有し、サイクルは、nの後続スロットを備え、各スロットは、複数のフレームを備える、ことと、各ノードを、開始フレームおよび終了フレームを備える関連付けられたスロットに関連付ける、集中管理スケジュールを定義することと、該開始フレームを備える関連付けられたスロットの間のみ、各ノードによって伝送することとを含んでもよい。
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公开(公告)号：JP2018536210A
公开(公告)日：2018-12-06
申请号：JP2018513532
申请日：2016-10-07
Inventor： ポルトマン, ライオネル
CPC classification number: G06F3/0416 , G01L1/146 , G06F3/03547 , G06F3/044 , G06F2203/0339 , H03K17/955 , H03K17/962 , H03K2217/960705 , H03K2217/960775
Abstract: 少なくとも1つの容量センサを用いて、容量センサ検出を提供するための方法またはセンサ装置は、伝送電極と、受信電極とを備える。伝送電極における刺激が、発生され、信号が、受信電極から受信され、データパケットが、発生され、各パケットは、複数のサンプルを含む。複数のサンプルは、各パケットの中心と比較して、各パケットの開始および終了においてより少ない利得を提供することによって、加重され、加重されたサンプルは、パケット毎に出力信号を発生させるように積分される。
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公开(公告)号：JP2018533209A
公开(公告)日：2018-11-08
申请号：JP2018516068
申请日：2016-09-27
Inventor： リンチ、スコット
CPC classification number: H05B33/0812 , H05B33/083
Abstract: シーケンシャルリニアLEDドライバ回路が提供される。シーケンシャルリニアLEDドライバ回路は、それぞれが発光ダイオード(LED)のストリングのセグメント(SEG1,SEG2,SEG3,SEG4)に接続されるように構成された複数の電流シンク(100,105,110,115)と、それぞれが複数の電流シンク(100,105,110,115)のうち対応する電流シンクに印加される複数の基準電圧(VREF1,VREF2,VREF3,VREF4)を生成する分圧器(120)とを含んでもよい。複数の電流シンク(100,105,110,115)の各電流シンクの出力が加算ノード(CS)において接続されてもよい。
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