公开(公告)号：KR1020000031372A

公开(公告)日：2000-06-05

申请号：KR1019980047377

申请日：1998-11-05

Applicant: 삼성전자주식회사

Inventor： 신유철

IPC: H01L29/78

Abstract: PURPOSE: A MOS(metal oxide semiconductor) transistor is provided to improve a BVDS(breakdown voltage drain source) margin by forming a gate spacer formed at both sides of a gate electrode on a circumferential area widely. CONSTITUTION: To produce a MOS(metal-oxide semiconductor) transistor, a device isolation area(202) is formed on a semiconductor substrate(200). A nitride film(210) is sequentially formed to form a gate spacer and an insulation film(208), and a conductive film is formed on the front surface of the semiconductor substrate. A conductive film spacer is formed at both sides of a gate electrode(206) on a circumferential area by anisotropic-etching the conductive film after making the nitride film as an etching stoppage layer. Then, a source/drain area on the circumferential area is etched by anisotropic-etching at both sides of the gate electrode by taking the insulation film as the etching stoppage layer. Dopants are ion injected to the source/drain area of the circumferential area for removing the conductive film of both sides of the gate electrode on the circumferential area and a cell area by anisotropic-etching.

Abstract translation: 目的：提供MOS（金属氧化物半导体）晶体管，通过在圆周区域上形成栅极电极的两侧形成栅极间隔来提高BVDS（击穿电压源极）边界。 构成：为了制造MOS（金属氧化物半导体）晶体管，在半导体衬底（200）上形成器件隔离区（202）。 依次形成氮化物膜（210）以形成栅极间隔物和绝缘膜（208），并且在半导体衬底的前表面上形成导电膜。 在使氮化物膜作为蚀刻停止层之后，通过对导电膜进行各向异性蚀刻，在圆周区域上的栅电极（206）的两侧形成导电膜间隔物。 然后，通过将绝缘膜作为蚀刻停止层，在栅电极的两侧通过各向异性腐蚀蚀刻圆周区域上的源极/漏极区域。 将掺杂剂离子注入到周向区域的源极/漏极区域，以通过各向异性蚀刻去除周边区域上的栅电极的两侧的导电膜和单元面积。

公开(公告)号：KR1019990079160A

公开(公告)日：1999-11-05

申请号：KR1019980011616

申请日：1998-04-02

Applicant: 삼성전자주식회사

Inventor： 신유철

IPC: H01L21/28

Abstract: 본 발명은 콘택홀의 직경을 감소시키는 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 층간절연막 상에 층간절연막과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 제 2 물질층 상에 제 1 오프닝을 갖는 포토레지스트막 패턴이 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 제 1 물질층이 노출될 때까지 제 2 물질층이 식각 된다. 이때, 식각된 제 2 물질층의 양측벽에 폴리머가 형성되도록 하여 그것에 의해, 제 1 오프닝보다 상대적으로 작은 직경을 갖는 제 2 오프닝이 형성된다. 폴리머 및 포토레지스트막 패턴을 마스크로 사용하여 제 1 물질층이 경사지게 식각 되어 제 3 오프닝이 형성된다. 제 3 오프닝은 그 하부가 제 2 오프닝보다 상대적으로 작은 직경을 갖도록 형성된다. 제 1 물질층 및 포토레지스트막 패턴을 마스크로 사용하여 반도체 기판의 일부가 노출될 때까지 층간절연막이 수직하게 식각 되어 제 4 오프닝이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 층간절연막 상에 폴리실리콘막 및 실리콘 질화막을 차례로 형성한 후, 콘택 형성 영역을 정의하여 실리콘 질화막을 폴리머 발생 조건으로 식각하고, 폴리실리콘막을 경사지게 식각 함으로써, 포토레지스트막 패턴에 의해 정의된 오프닝 보다 상대적으로 작은 직경의 콘택홀을 형성할 수 있고, 따라서 콘택홀과 콘택 노드 사이의 오버랩 마진을 증가시킬 수 있다.

公开(公告)号：KR100207489B1

公开(公告)日：1999-07-15

申请号：KR1019960034767

申请日：1996-08-21

Applicant: 삼성전자주식회사

Inventor： 신유철

IPC: H01L27/108

Abstract: 반도체 메모리 장치 및 그 제조방법을 개시하고 있다. 이는, 활성영역과 소자분리영역으로 구분된 반도체 기판, 상기 반도체 기판 상에 일 방향으로 길게 형성된 게이트 도전층, 상기 게이트 도전층 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성되고, 상기 활성영역과 제1 절연막을 관통하는 콘택홀을 통해 접속되는 패드 도전층, 상기 패드 도전층 상에 형성된 제2 절연막, 상기 제2 절연막 상에, 상기 게이트 도전층과 교차되도록 형성된 물질층 및 상기 물질층의 측벽에 스페이서 형태로 형성되고, 상기 제2 절연막을 관통하는 제2 콘택홀을 통해 상기 패드도전층과 접속되는 도전층을 구비한다. 따라서, 기존의 리소그래피 기술을 이용하여 포토레지스트 패턴보다 더 작은 라인 피치를 갖는 비트라인을 제조할 수 있다.

公开(公告)号：KR1019980015743A

公开(公告)日：1998-05-25

申请号：KR1019960035181

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 신유철

IPC: H01L21/28

Abstract: 저 저항의 폴리사이드 게이트 패턴을 형성하는 방법이 개시된다. 본 발명은 폴리실리콘 박막이 형성된 반도체 기판 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴의 양측벽에 스페이서를 형성하는 단계와, 상기 감광막 패턴과 스페이서를 마스크로 이용하여 상기 폴리실리콘 박막을 소정 깊이로 이방성 식각하는 단계와, 상기 결과물 상에 실리사이드 금속을 증착하는 단계, 및 고온산화막 패턴을 이용하여 상기 실리사이드 금속과 폴리실리콘 박막을 패터닝하는 단계를 구비하여 피팅없이 단면적이 증가된 게이트 패턴을 형성한다.

公开(公告)号：KR1019980015464A

公开(公告)日：1998-05-25

申请号：KR1019960034767

申请日：1996-08-21

Applicant: 삼성전자주식회사

Inventor： 신유철

IPC: H01L27/108

Abstract: 반도체 메모리 장치 및 그 제조방법을 개시하고 있다. 이는, 활성영역과 소자분리영역으로 구분된 반도체 기판, 상기 반도체 기판 상에 일 방향으로 길게 형성된 게이트 도전층, 상기 게이트 도전층 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성되고, 상기 활성영역과 제1 절연막을 관통하는 콘택홀을 통해 접속되는 패드 도전층, 상기 패드 도전층 상에 형성된 제2 절연막, 상기 제2 절연막 상에, 상기 게이트 도전층과 교차되도록 형성된 물질층 및 상기 물질층의 측벽에 스페이서 형태로 형성되고, 상기 제2 절연막을 관통하는 제2 콘택홀을 통해 상기 패드도전층과 접속되는 도전층을 구비한다. 따라서, 기존의 리소그래피 기술을 이용하여 포토레지스트 패턴보다 더 작은 라인 피치를 갖는 비트라인을 제조할 수 있다.