-
公开(公告)号：KR102154784B1
公开(公告)日：2020-09-11
申请号：KR1020130120720
申请日：2013-10-10
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
-
公开(公告)号：KR102128469B1
公开(公告)日：2020-06-30
申请号：KR1020130135837
申请日：2013-11-08
Applicant: 삼성전자주식회사
IPC: H01L27/115
-
公开(公告)号：KR1020140035559A
公开(公告)日：2014-03-24
申请号：KR1020120101872
申请日：2012-09-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/1675 , H01L27/2436 , H01L27/249 , H01L45/08 , H01L45/12 , H01L45/1226 , H01L45/146 , H01L45/1608 , H01L45/1616 , H01L45/1683 , H01L45/04 , H01L45/1233
Abstract: The present invention relates to a variable resistance memory device and a method of forming the same. According to the embodiment of the present invention, the variable resistance memory device includes a vertical electrode protruding from a substrate; horizontal electrode layers and insulating layers which are alternately laminated on the substrate and are adjacent to the vertical electrode; and a variable resistance layer which is formed between the vertical electrode and the horizontal electrode layer.
Abstract translation: 本发明涉及一种可变电阻存储器件及其形成方法。 根据本发明的实施例，可变电阻存储器件包括从衬底突出的垂直电极; 水平电极层和绝缘层，其交替层压在基板上并与垂直电极相邻; 以及形成在垂直电极和水平电极层之间的可变电阻层。
-
公开(公告)号：KR1020090080321A
公开(公告)日：2009-07-24
申请号：KR1020080006216
申请日：2008-01-21
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/04 , G11C29/804
Abstract: A charge trap flash memory device, a program thereof, and an erasing method thereof are provided to improve reliability of an access operation by reducing erase stress due to a repetitive erase operation. A cell array(110) includes an unused memory cell. A column decoder(150) is connected to the cell array through a word line. A page buffer(120) is connected to the cell array through a bit line. A row selector(130) selects the page buffer. An unused address storage(160) stores the address of the unused memory cell. A control logic(170) controls the column decoder, the page buffer, and the low selector to erase and program the cell array in response to the address of the unused memory cell, an input address, and an external command.
Abstract translation: 提供电荷阱闪存器件，其程序及其擦除方法，以通过减少由于重复擦除操作引起的擦除应力来提高访问操作的可靠性。 单元阵列（110）包括未使用的存储单元。 列解码器（150）通过字线连接到单元阵列。 页面缓冲器（120）通过位线连接到单元阵列。 行选择器（130）选择页缓冲器。 未使用的地址存储（160）存储未使用的存储单元的地址。 响应于未使用的存储器单元的地址，输入地址和外部命令，控制逻辑（170）控制列解码器，页缓冲器和低选择器来擦除和编程单元阵列。
-
公开(公告)号：KR1020090014531A
公开(公告)日：2009-02-11
申请号：KR1020070078561
申请日：2007-08-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C16/0483 , G11C16/3427
Abstract: A nonvolatile memory device, a memory system having the same, and a programming method thereof are provided to overcome a limit of reduction of a cell size by minimizing a voltage difference between cell transistors in a state of high voltage and to reduce leakage current by preventing a leakage breakdown between cell transistors in an operating state of a program. A pass voltage supply process is performed to apply a pass voltage to all word lines(S120). A program voltage supply process is performed to apply a program voltage to the selected word line(S130). A plus pass voltage supply process is performed to apply a plus pass voltage to word lines adjacent to the selected word line.
Abstract translation: 提供了一种非易失性存储器件，具有该非易失性存储器件的存储器系统及其编程方法，以通过使高电压状态下的单元晶体管之间的电压差最小化来克服单元尺寸减小的限制，并通过防止 在程序的运行状态下的单元晶体管之间的漏电击穿。 执行通过电压供给处理以对所有字线施加通过电压（S120）。 执行编程电压供给处理以将编程电压施加到所选择的字线（S130）。 进行正通电压供给处理，以对与所选字线相邻的字线施加正通电压。
-
Patent Agency Ranking
公开(公告)号：KR1020060108314A
公开(公告)日：2006-10-17
申请号：KR1020050030458
申请日：2005-04-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11568 , H01L21/265 , H01L21/28282
Abstract: 본 발명은 비휘발성 메모리 장치 및 제조방법을 제공한다.
본 발명의 제조방법에 의하면, 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판에 있어서, 셀 영역과 고전압 영역의 소자분리막 일부를 노출시키는 마스크를 사용한다. 상기 마스크를 이용하면, 셀 영역에 문턱 전압 조절 불순물 이온을 주입하는 단계와 고전압 영역의 소자분리막에 채널 스톱 불순물 이온을 주입하는 단계 및 셀 영역에 저전압 게이트 도전막과 저전압 게이트 절연막을 제거하는 단계 등을 병합하여 진행할 수 있다.
한편, 상기한 제조 방법을 이용하여 제조되는 비휘발성 메모리 장치는 동작 특성이 향상된다. 즉, 상기 셀 영역과 고전압 영역의 소자분리막 일부를 노출시키는 마스크를 이용하여, 상기 마스크에 따라 노출되는 소자분리막을 리세스하고 여기에 게이트 도전막을 채우면, 고전압 영역에 형성되는 트랜지스터는 상기 리세스된 깊이 만큼 채널 폭이 증가되어 동작 특성이 향상될 수 있다.Abstract translation: 本发明提供了一种非易失性存储器件及其制造方法。
-
公开(公告)号：KR1020040032317A
公开(公告)日：2004-04-17
申请号：KR1020020061403
申请日：2002-10-09
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/02
CPC classification number: H01L28/20 , H01L27/0629 , H01L27/10897 , H01L27/115 , H01L27/11531 , H01L27/11568 , Y10S257/904
Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to easily obtain a resistance pattern with high sheet resistivity by using a polycide layer. CONSTITUTION: An isolation layer(102) is defined to an active region(104) of a substrate(100). A source and drain region(120s,120d) are formed in the active region. A gate electrode(114) is formed on the active region. A gate insulating layer is formed between the gate electrode and the active region. A resistance pattern(108) is formed on the isolation layer. At the time, the gate electrode includes a polysilicon pattern(110a) and a silicide pattern(112a) sequentially stacked on the gate insulating layer. Also, the resistance pattern includes a single polysilicon pattern(110b).
Abstract translation: 目的：提供一种半导体器件及其制造方法，通过使用多硅化物层，可以容易地获得具有高的电阻率的电阻图案。 构成：将隔离层（102）定义为衬底（100）的有源区（104）。 源极和漏极区域（120s，120d）形成在有源区域中。 在有源区上形成栅电极（114）。 在栅电极和有源区之间形成栅极绝缘层。 在隔离层上形成电阻图案（108）。 此时，栅电极包括依次堆叠在栅极绝缘层上的多晶硅图案（110a）和硅化物图案（112a）。 此外，电阻图案包括单个多晶硅图案（110b）。
-
公开(公告)号：KR100284905B1
公开(公告)日：2001-04-02
申请号：KR1019980053173
申请日：1998-12-04
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 자기정렬 콘택(self-aligned contact) 및 동시 콘택(simultaneous contact)을 갖는 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 라인(gate line)이 형성된다. 게이트 라인을 포함하여 반도체 기판 전면에 얇은 산화막 및 게이트 스페이서 형성용 절연막인 질화막이 차례로 증착된다. 주변회로 영역의 NMOS 트랜지스터 형성 영역의 질화막이 건식 식각 되어 제 1 게이트 스페이서가 형성된 후, n+형 소오스/드레인 이온주입 공정이 수행된다. 주변회로 영역의 PMOS 트랜지스터 형성 영역의 질화막이 건식 식각 되어 제 2 게이트 스페이서가 형성된 후, p+형 소오스/드레인 이온주입 공정이 수행된다. 이때, 제 1 및 제 2 게이트 스페이서 양측의 산화막이 제거된 후, 실리사이드화(silicidation) 공정으로 소오스/드레인 영역에 실리사이드막이 형성될 수 있다. 반도체 기판 전면에 평탄한 상부 표면을 갖는 층간절연막이 형성된다. 셀 어레이 영역의 자기정렬 콘택이 형성될 부위의 층간절연막이 부분적으로 식각 되어 자기정렬 콘택 오프닝(contact opening)이 형성된다. 콘택 오프닝 하부의 질화막이 건식 식각 되어 제 3 게이트 스페이서가 형성된다. 제 3 게이트 스페이서 사이의 산화막이 식각 되어 자기정렬 콘택홀이 형성된다. 자기정렬 콘택홀을 통해 반도체 기판과 전기적으로 접속되는 콘택 패드가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 스페이서 형성 및 자기정렬 콘택홀 형성시 발생되는 셀 접합 영역의 반도체 기판의 손상(damage)을 최소화 할 수 있고, 자기정렬 콘택 형성 마진(margin)을 증가시킬 수 있으며, 접합 누설 전류(junction leakage current) 및 기생 저항(parasitic resistance) 증가를 억제할 수 있고, 따라서 제품의 신뢰성(reliability) 및 수율(yield)을 향상시킬 수 있다. 그리고, 추가의 사진 공정 없이 주변회로 영역에 용이하게 선택적으로 실리사이드막을 형성할 수 있다. 또한, 게이트 마스크막을 층간절연막과 동일한 계열의 막질 즉, 산화막으로 형성하고, 콘택홀 형성시 얇은 실리콘 질화막을 식각 정지층으로 사용함으로써, 게이트 라인 및 접합 영역과 각각 전기적으로 접속되는 콘택을 접합 소모를 최소화시키면서 동시에 형성할 수 있고, 이때 접합 영역 상의 실리사이드막의 소모를 최소화시킴으로써 콘택 저항 증가를 방지할 수 있다.
-
公开(公告)号：KR1020000015465A
公开(公告)日：2000-03-15
申请号：KR1019980035392
申请日：1998-08-29
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a silicided self-aligned contact is provided, which forms a silicided gate and source/drain without an additional photo process and successively forms a self-aligned contact. CONSTITUTION: The method for forming a silicided self-aligned contact comprises the steps of: forming a gate mask layer (106) and a gate spacer (110) as a material having an etch selectivity; selectively removing the gate mask layer (106) to the gate spacer (110); forming a silicide film (114a) on a gate conductive film (105) using a silicide process; successively depositing a material having an etching selectivity with the gate spacer (110) and a layer insulating film (118) on a front surface of a semiconductor substrate (100); and successively etching the layer insulating film (118) and the material layer (116) and forming a contact hole (122). Thereby, it is possible to successively form the self-aligned contact without the additional photo process.
Abstract translation: 目的：提供一种用于形成硅化物自对准接触的方法，其形成硅化物栅极和源极/漏极，而不需要额外的光刻工艺，并且连续地形成自对准接触。 构成：用于形成硅化物自对准接触的方法包括以下步骤：形成具有蚀刻选择性的材料的栅极掩模层（106）和栅极间隔物（110）; 选择性地将栅极掩模层（106）移除到栅极间隔物（110）; 使用硅化物工艺在栅极导电膜（105）上形成硅化物膜（114a）; 在半导体衬底（100）的前表面上依次沉积具有蚀刻选择性的材料与栅极间隔物（110）和层间绝缘膜（118）。 并连续蚀刻层绝缘膜（118）和材料层（116）并形成接触孔（122）。 由此，可以在没有额外的照相处理的情况下连续地形成自对准接触。
-
公开(公告)号：KR1020000013398A
公开(公告)日：2000-03-06
申请号：KR1019980032239
申请日：1998-08-07
Applicant: 삼성전자주식회사
Inventor： 신유철
IPC: H01L27/108
Abstract: PURPOSE: A method for fabricating a capacitor is provided to reduce leakage current by forming a dielectric film between layers. CONSTITUTION: The capacitor comprises the steps of forming a lower capacitor electrode penetrating an interlayer insulating film on formed on a semiconductor substrate to electrically be connected to the substrate, forming at least one poly-dielectric film on the lower capacitor electrode, and forming an upper capacitor electrode on the poly-dielectric film. The poly-dielectric film includes a first dielectric film, a second dielectric film, and a third dielectric film which are sequentially formed, wherein a forbidden energy band gap of the first and the third dielectric films are relatively smaller than that of the second dielectric film.
Abstract translation: 目的：提供一种用于制造电容器的方法，以通过在层之间形成电介质膜来减少漏电流。 构成：电容器包括以下步骤：在半导体衬底上形成贯穿层间绝缘膜的下电容器电极，与基板电连接，在下电容器电极上形成至少一个多电介质膜，并形成上层 多电极电极上的电容电极。 多电介质膜包括依次形成的第一电介质膜，第二电介质膜和第三电介质膜，其中第一和第三电介质膜的禁带能隙比第二电介质膜的禁带能隙小 。
-
-
-
-
-
-
-
-
-
Search Results
85
records
(took 0.03 seconds)
