公开(公告)号：KR1020030020554A

公开(公告)日：2003-03-10

申请号：KR1020010053694

申请日：2001-09-01

Applicant: 삼성전자주식회사

Inventor： 윤관영 ,  오재희

IPC: H01L21/8239

Abstract: PURPOSE: A method for manufacturing a semiconductor memory device is provided to reduce a fabrication cost and a period of fabrication process by reducing the number of photo-lithography process. CONSTITUTION: A gate electrode(105) is formed on a semiconductor substrate(100). A junction region(106) is formed on both sides of the gate electrode(105). The first interlayer dielectric(110) is formed on the resultant. A plurality of self aligned contact pad regions(112a,112b) and a local wiring contact hole(112c) are formed by etching the first interlayer dielectric(110). The first plug(115c) is formed by burying the first conductive layer into the self aligned contact pad regions(112a,112b) and the local wiring contact hole(112c). The second interlayer dielectric(118) is formed on the resultant. A bit line contact hole(120a), a gate contact hole(120b), and a local wiring via hole(120c) are formed by etching the second interlayer dielectric(118). A bit line contact plug, a gate contact plug(130b), and the second plug(130c) are formed by burying the second conductive layer into the bit line contact hole(120a), the gate contact hole(120b), and the local wiring via hole(120c).

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法，通过减少光刻工艺的数量来减少制造成本和制造工艺的周期。 构成：在半导体衬底（100）上形成栅电极（105）。 在栅电极（105）的两侧形成有结区（106）。 在所得物上形成第一层间电介质（110）。 通过蚀刻第一层间电介质（110）形成多个自对准接触焊盘区域（112a，112b）和局部布线接触孔（112c）。 第一插头（115c）通过将第一导电层埋入自对准接触焊盘区域（112a，112b）和局部布线接触孔（112c）中而形成。 在所得物上形成第二层间电介质（118）。 通过蚀刻第二层间电介质（118）形成位线接触孔（120a），栅极接触孔（120b）和局部布线通孔（120c）。 通过将第二导电层埋入位线接触孔（120a），栅极接触孔（120b）和局部的接触孔（120b）中而形成位线接触插塞，栅极接触插塞（130b）和第二插塞（130c） 接线通孔（120c）。