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公开(公告)号：KR1020060089394A
公开(公告)日：2006-08-09
申请号：KR1020050010419
申请日：2005-02-04
Applicant: 연세대학교 산학협력단 , 한국전자통신연구원
IPC: G06F11/22
Abstract: 본 발명은 피검사회로(CUT, circuit under test)에 설정되어 있는 주사열(scan chain)에 따라 테스트벡터를 생성하는 BIST(built-in self test)에 있어서, XOR 트리를 이용한 씨드머징에 의해 테스트벡터를 압축하는 방법에 관한 것이다. 본 발명의 방법은, "don't care" 비트를 사용하여 T
D 벡터를 설정하는 단계, n개의 XOR을 포함하는 XOR 트리를 이용하여 T
D 를 줄이는 단계, 프리픽스 비트를 이용하여 씨드 벡터(T
S 벡터)를 압축하고 T
NS 벡터를 설정하는 단계로 구성된다.
BIST, 테스트 벡터 압축, XOR-
公开(公告)号：KR102130578B1
公开(公告)日：2020-07-06
申请号：KR1020140170641
申请日：2014-12-02
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
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公开(公告)号：KR102017191B1
公开(公告)日：2019-10-21
申请号：KR1020140193726
申请日：2014-12-30
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
IPC: H01L21/66
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Patent Agency Ranking
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公开(公告)号：KR101963811B1
公开(公告)日：2019-03-29
申请号：KR1020170166405
申请日：2017-12-06
Applicant: 연세대학교 산학협력단
IPC: G01R31/319 , G01R31/3181 , G11C29/56 , G01R31/28
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公开(公告)号：KR101923778B1
公开(公告)日：2018-11-29
申请号：KR1020160155492
申请日：2016-11-22
Applicant: 연세대학교 산학협력단
Abstract: 일실시예에따른듀얼모듈러리던던시및 오류예측을이용한고성능컴퓨팅장치는쓰레드스케쥴러에배정된인스트럭션의순서로동일한작업을수행하는듀얼모듈, 상기듀얼모듈의모듈별로오류예측히스토리를저장하는저장부및 오류발생시, 상기히스토리에기초하여오류를예측하고, 예측된오류가아닌값으로상기오류발생시사용된인스트럭션의실행결과에기초하여상기작업의중지여부를결정하는컨트롤러를포함한다.
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公开(公告)号：KR101884573B1
公开(公告)日：2018-08-01
申请号：KR1020170129195
申请日：2017-10-10
Applicant: 연세대학교 산학협력단
IPC: G01R31/3181 , G01R31/3187 , G01R31/3185 , G01R31/3183 , G01R31/319 , H01L21/822
Abstract: 3차원반도체장치의테스트회로및 그의테스트방법이개시된다. 본발명에따른 3차원반도체장치의테스트회로는제1 반도체칩 내에배치되어테스트패턴에대응하는제1 테스트결과신호를압축하는제1 MISR(Multiple Input Signature Register), 제1 반도체칩의상측및 하측중 어느일 측에적층된제2 반도체칩 내에배치되어테스트패턴에대응하는제2 테스트결과신호를압축하는제2 MISR(Multiple Input Signature Register); 제1 반도체칩의상측및 하측중 어느일 측에적층된제3 반도체칩 내에배치되어테스트패턴에대응하는제3 테스트결과신호를압축하는제3 MISR(Multiple Input Signature Register); 및상기제1 MISR에서출력되는제1 출력신호, 상기제2 MISR에서출력되는제2 출력신호및 상기제3 MISR에서출력되는제3 출력신호를비교하여상기제1 반도체칩내지상기제3 반도체칩의소프트오류를검출하는오류검출부를포함한다.
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