-
公开(公告)号：KR100168943B1
公开(公告)日：1999-02-01
申请号：KR1019950039427
申请日：1995-11-02
IPC: H04L12/24 , H04L12/26 , H04L12/939
Abstract: 본 발명은 ATM 스위치 내부의 셀을 저장하는 공통 메모리, 공통 메모리의 번지를 저장하는 FIFO, 공통 메모리의 번지를 발생시키는 휴지 번지부 등에서 에러가 발생하여 셀의 손실이 증가하거나 전체적인 스위치의 성능이 저하될 때, 스위치 제어기에서 자체적으로 장애 상태를 감시하여 초기화를 자동적으로 실현할 수 있는 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명은 FIFO 읽기 제어부(21), 휴지 어드레스에러 검증부(22), 스위치 에러 경보 발생부(23), FIFO 엠프티 경보 발생부(24), 자동 초기화 선택부(25)를 구비하며, 제한적 공통 메모리형 스위치의 초기화 조건을 선택할 수 있어 스위치 내부의 셀을 저장하는 공통 메모리, 공통 메모리의 번지를 저장하는 FIFO, 공통 메모리의 번지를 발생시키는 휴지 번지부 등에서 에러가 발생하여 스위치 내부에서 셀의 손실이 증가하거나 전체적인 스위치의 성능이 저하될 때, 스위치 제어기에서 자체적으로 장애 상태를 감시하여 초기화를 자동적으로 실현하며, 또한 스위치 제어계의 경보가 발생하지 않아도 유휴(IDLE) 셀이 계속 입력되어 스위치 내부의 버퍼가 비어 있는 경우에도 자동적으로 초기화를 수행하는 특유의 효과가 있다.-
公开(公告)号：KR100151917B1
公开(公告)日：1998-11-02
申请号：KR1019950047925
申请日：1995-12-08
IPC: H04L12/851 , H04L12/933
Abstract: 본 발명은 제한적 공유메모리 비동기 전달모드 스위치 장치에서의 우선순위제어 장치에 관한 것으로, 제1 내지 제N 분리 어드레스 선입선출수단(SAFFIO); 상기 어드레스 선입선출수단은 셀 저장어드레스 및 시간 지연셀 FIFO 인에이블신호를 입력으로하여 상태 플래그 신호와 저장된 어드레스를 출력하는 시간 지연셀 선입선출부; 및 셀 저장 어드레스 및 손실셀 FIFO 인에이블 신호를 입력으로하여 임계치 상태 발생 플래그와 저장된 어드레스를 출력하는 손실셀 선입선출부; 및 플래그에 따라 저장된 어드레스를 선택적으로 출력하는 선택기를 구비하여 새로운 우선순위 제어 수단 및 라우팅 수단을 구성하여 부분 버퍼 공유 방식에 의한 셀 손실 및 시간 지연에 대한 우선순위 제어를 하는 것을 특징으로 한다.
-
公开(公告)号：KR1019970031579A
公开(公告)日：1997-06-26
申请号：KR1019950039427
申请日：1995-11-02
IPC: H04L12/24 , H04L12/26 , H04L12/939
Abstract: 본 발명은 ATM 스위치 내부의 셀을 저장하는 공통메모리, 공통메모리의 번지를 저장하는 FIFO, 공통메모리의 번지를 발생시키는 휴지 번지부 등에서 에러갈 발생하여 셀의 손실이 증가하거나 전체적인 스위치의 성능이 저하될 때, 스위치 제어기에서 자체적으로 장애 상태를 감시하여 초기화를 자동적으로 실현할 수 있는 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명은 FIFO 읽기 제어부(21), 휴지 어드레스 에러 검증부(22), 스위치 에러 경보 발생부(23), FIFO 엠프티 경보 발생부(24), 자동 초기화 선택부(25)를 구비하며, 제한적 공통메모리형 스위치의 초기화 조건을 선택할 수 있어 스위치 내부의 셀을 저장하는 공통메모리, 공통메모리의 번지를 저장하는 FIFO,-공통메모리의 번지를 발생시키는 휴지 번지부 등에서 에러가 발생하여 스위치 내부에서 셀의 손실이 증가하거나 전체적인 스위치의 성능이 저하될 때, 스위치 제어기에서 자체적으로 장애 상태를 감시하여 초기화를 자동적으로 실현하며, 또한 스위치 제어계의 경보가 발생하지 않아도 유휴(IDLE)셀이 계속 입력되어 스위치 내부의 버퍼가 비어 있는 경우에도 자동으로 초기화를 수행하는 특유의 효과가 있다.-
84.发明公开
公开(公告)号：KR1019960043643A
公开(公告)日：1996-12-23
申请号：KR1019950012424
申请日：1995-05-18
IPC: H04L12/433
Abstract: 본 발명은 제한적 공유 메모리 비동기 전달모드(ATM) 스위치에서의 셀 손실 우선 순위 제어 장치 및 방법에 관한 것으로, 스위치의 특징을 유지하면서 낮은 셀 손실률과 높은 쓰루풋을 가지는 셀 손실 우선 순위 제어 장치 및 방법을 제공하기위하여, 휴지 비트를 래치하는 휴지 래치 수단(500); 공통 메로리의 상태를 확인하는 공통 메모리 상태 확인 수단(501); AFIFO의 풀 상태를 확인하는 AFIFO 풀 상태 확인 수단(502); AFIFO의 올모스트 풀 상태를 확인하는 AFIFO 올모스트 풀 상태 확인 수단(503); 및 공통 메모리 셀 통과 신호와 AFIFO 올모스트 풀 상태에 의한 셀 통과 신호를 논리합하는 제1 논리합 연산 수단(504)를 구비하고, 상기 장치에 적용되는 방법에 있어서, 입력셀이 유효셀이고 공통 메모리가 풀(Full) 상태가 아니고 AFIFO가 풀 상태가 아니면 CLP 비트를 읽어 우선 순위를 판단하는 제1단계(300 내지 307); 우선 순위가 높거나우선 순위는 낮지만 상기 공통 메모리에서 임계치 상태가 발생하지 않았으면 입력셀을 통과시키는 제2단계(308,309,314);및 임의의 AFIFO에서 임계치 상태가 발생하고 올모스트 풀(almost full) 상태가 발생하지 않은 경우에는 입력 셀을 통과시키는 제3단계(310 내지 314)를 포함하여 전체적으로 성능의 향상시킬 수 있는 효과가 있다.
-
-
Patent Agency Ranking
公开(公告)号：KR1019960010876B1
公开(公告)日：1996-08-10
申请号：KR1019930025728
申请日：1993-11-29
IPC: H04Q3/02
Abstract: a central network transmitter retiming section (23) for retiming a transmission data of the central network (21); a local network receiver retiming section (24) for receiving the clock and data from the central network transmitter retiming section (23); a local network transmitter retiming section (25) for retiming a transmission data of the local network (22); a central network N bit serial/parallel converter (26) for converting serial data from the local network transmitter retiming section (25) into parallel data; and a central network receiver parallel/serial converter (27) for converting the N bit parallel data into serial data by use of the central network clock and block sync pulses.
Abstract translation: 中央网络发射机重定时部分（23），用于重新定时中央网络（21）的传输数据; 用于从中央网络发射机重新定时部分（23）接收时钟和数据的本地网络接收机重定时部分（24）; 本地网络发射机重定时部分（25），用于重新定时对本地网络（22）的传输数据进行重新定时; 用于将来自本地网络发射机重新定时部分（25）的串行数据转换为并行数据的中央网络N位串行/并行转换器（26） 和用于通过使用中央网络时钟和块同步脉冲将N位并行数据转换为串行数据的中央网络接收器并行/串行转换器（27）。
-
公开(公告)号：KR1019960007674B1
公开(公告)日：1996-06-08
申请号：KR1019920026119
申请日：1992-12-29
IPC: H04L12/28
Abstract: k number of input means 16 having a plurality of series/parallel converters 17; a shared memory section 22 having k number of sub-shared memory section 32 connected to the input means 16; a control means 34 for controlling the shared memory 22; a demultiplexing means 20 for demultiplexing the output of the shared memory 22; and a plurality of parallel/series converting means 21 for converting the parallel output of the demultiplexing means 20 into a series data; a plurality of routing decoding means 35; a plurality of a first buffer means 36; a plurality of running-add network 39; multiple debanian network 40; a first multiplexing means 42; and a plurality of a phase address fool 37.
Abstract translation: k个输入装置16，具有多个串联/并行转换器17; 具有连接到输入装置16的k个共享存储器部分32的共享存储器部分22; 用于控制共享存储器22的控制装置34; 解复用装置20，用于解复用共享存储器22的输出; 以及多个并行/串联转换装置21，用于将解复用装置20的并行输出转换为串行数据; 多个路由解码装置35; 多个第一缓冲装置36; 多个运行添加网络39; 多个debanian网络40; 第一复用装置42; 以及多个相位地址傻瓜37。
-
-
公开(公告)号：KR1019950003657B1
公开(公告)日：1995-04-17
申请号：KR1019920011790
申请日：1992-07-02
IPC: H04L7/00
Abstract: The device provides the accurate and stable clock signal to the system by using the slip detector data as computing the change rate and the precision of the frequency and phase. The method comprises the steps of; (a) initializing the real-time interrupt and the environment (12) at the program starting phase; (b) checking the system at the program execution (13) whether the interrupt is generated or not; (c) interrupt handling at the real-time interrupt generation by performing the task management (14); and (d) returning to the previous state (18) by checking the current MGCP (Master clock Generation Control Processor) state.
Abstract translation: 该装置通过使用滑移检测器数据来计算变化率和频率和相位的精度，向系统提供准确和稳定的时钟信号。 该方法包括以下步骤： （a）在程序启动阶段初始化实时中断和环境（12）; （b）在程序执行（13）检查系统是否产生中断; （c）通过执行任务管理（14），实时中断生成时的中断处理; 和（d）通过检查当前MGCP（主时钟发生控制处理器）状态返回到先前状态（18）。
-
-
-
-
-
-
-
-
-
Search Results
269
records
(took 0.023 seconds)
