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1.发明专利
公开(公告)号：KR20210027034A
公开(公告)日：2021-03-10
申请号：KR1020200032133A
申请日：2020-03-16
Applicant: 한국전자통신연구원
IPC: H04B13/00 , H04B1/3827 , H04B1/40
CPC classification number: H04B13/005 , H04B1/3827 , H04B1/40
Abstract: 본 발명의 실시 예에 따른 인체 통신을 위한 송신 신호를 송신 전극으로 출력하는 인체 통신 송신기는, 송신 데이터를 생성하는 송신단 디지털 회로부, 그리고 상기 송신 데이터를 증폭하여 상기 송신 신호로 출력하기 위한 송신단 전극 구동부를 포함하되, 상기 송신단 전극 구동부는, 상기 송신단 디지털 회로와 다른 전원 전압을 사용하여 상기 송신 데이터의 신호 레벨을 상향시켜 구동 회로 출력 신호로 출력하는 구동 회로, 그리고 공진 현상을 이용하여 상기 구동 회로 출력 신호의 스윙폭을 증가시켜 상기 송신 신호로 출력하는 공진 회로를 포함한다.
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2.发明专利
公开(公告)号：KR102237995B1
公开(公告)日：2021-04-12
申请号：KR1020180058440A
申请日：2018-05-23
Applicant: 한국전자통신연구원
CPC classification number: H03K17/145 , G05F3/245
Abstract: 본 발명은 CMOS 회로를 포함하는 반도체 장치 및 이의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 반도체 장치는 반도체 회로, 컨트롤러, 및 전압 생성기를 포함한다. 반도체 회로는 온도의 증가에 따라 입력과 출력 사이의 지연 시간이 감소하기 위한 구동 전압으로 동작한다. 컨트롤러는 온도의 변화에 따른 PMOS 트랜지스터의 소스-드레인 전류 및 NMOS 트랜지스터의 소스-드레인 전류 사이의 차이에 기초하여, CMOS 회로의 오동작을 판단한다. 전압 생성기는 컨트롤러의 오동작 판단에 기초하여, PMOS 트랜지스터 또는 NMOS 트랜지스터에 인가되는 바디-바이어스 전압을 생성 또는 조절한다. 본 발명에 따르면, 저전압으로 동작하는 CMOS 회로에서 발생되는 오동작 및 성능 열화가 감소될 수 있다.
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公开(公告)号：KR102244848B1
公开(公告)日：2021-04-27
申请号：KR1020170023687
申请日：2017-02-22
Applicant: 한국전자통신연구원
Abstract: 본발명에따른네트워크-온-칩은, 각각파워게이팅스위치를통해서전원을공급받는복수의라우터들, 그리고상기복수의라우터들각각으로부터제공되는온도정보를기반으로상기복수의라우터들각각의파워게이팅스위치를제어하고, 상기복수의라우터들의구동클록을제어하는컨트롤러를포함하되, 상기컨트롤러는상기온도정보를참조하여적어도하나의제 1 라우터를턴오프시키도록상기파워게이팅스위치를제어하고, 턴온된적어도하나의제 2 라우터의클록주파수를오버-스케일링(Over-scaling)한다.
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公开(公告)号：KR1020170103274A
公开(公告)日：2017-09-13
申请号：KR1020160025841
申请日：2016-03-03
Applicant: 한국전자통신연구원
IPC: H04L12/939 , H04L12/933 , H04L1/20 , H04L7/00
Abstract: 본발명은네트워크온 칩에관한것이다. 본발명의네트워크온 칩은, 외부의제1 회로와연결되도록구성되고, 제1 클럭에기반하여동작하는제1 스위치, 제2 클럭에기반하여동작하는제2 스위치, 그리고제1 스위치및 상기제2 스위치사이에연결되는선입선출회로를포함한다. 제1 스위치는상기제1 회로로부터데이터를수신하고, 수신된제1 데이터에대해에러검출인코딩을수행하고, 그리고에러검출인코딩된데이터를선입선출회로를통해상기제2 스위치로전달한다.
Abstract translation: 片上网络技术领域本发明涉及片上网络（chip-on-a-chip）。 本发明的片上网络被配置为连接到外部第一电路，并且包括基于第一时钟操作的第一开关，基于第二时钟操作的第二开关， 在连接在两个交换机之间的电路中。 第一开关从第一电路接收数据，对接收的第一数据执行错误检测编码，并且经由先入先出电路将错误检测编码数据传送到第二开关。
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公开(公告)号：KR1020170081952A
公开(公告)日：2017-07-13
申请号：KR1020160001008
申请日：2016-01-05
Applicant: 한국전자통신연구원
CPC classification number: G06F12/084 , G06F9/3017 , G06F12/0842 , G06F12/0875 , G06F17/5022 , G06F2212/452 , G06F2212/62 , G06F2217/68
Abstract: 본발명의실시예에따른복수의코어모델들에대하여시뮬레이션을수행하는멀티-코어시뮬레이터를포함하고, 상기멀티-코어시뮬레이터를실행하는호스트프로세서를포함하는멀티-코어시뮬레이션시스템의멀티-코어시뮬레이션방법은상기복수의코어모델들에대하여공통으로사용되는공유번역블록캐시를워킹메모리에할당하는단계, 제 1 코어모델에서수행될제 1 타겟명령어를읽는단계, 상기제 1 타겟명령어에대응하고, 상기호스트프로세서에서사용되는명령어셋으로구성되는제 1 번역블록을생성하는단계, 상기제 1 번역블록을공유번역블록캐시에저장한후, 상기제 1 코어모델에서상기제 1 번역블록을수행하는단계, 제 2 코어모델에서수행될제 2 타겟명령어를읽는단계, 상기제 2 타겟명령어와동일한내용을포함하는번역블록을상기공유번역블록캐시에서검색하는단계, 그리고상기제 1 타겟명령어가제 2 타겟명령어와동일한내용을포함하는경우, 상기제 2 코어모델에서상기제 1 번역블록을수행하는단계를포함한다.
Abstract translation: 根据本发明实施例的包括用于对多个核心模型执行仿真的多核仿真器的多核仿真系统的多核仿真方法以及用于执行多核仿真器的主处理器 该方法包括以下步骤：将通用于吸收者的多个核心模型的共享转换块高速缓存分配给工作存储器;读取要在第一核心模型中执行的第一目标指令; 生成由在主处理器中使用的一组指令组成的第一转换块，将第一转换块存储在共享转换块高速缓存中，然后在第一核心模型中执行第一转换块， 核心模型，要在双核模型中执行的第二目标指令，包含与第二目标指令相同的内容的翻译块， 的步骤，并且在用相同的内容作为所述第二目标指令与第一目标指令，并且在所述第二芯模型执行第一翻译块的步骤。
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Patent Agency Ranking
公开(公告)号：KR1020150085595A
公开(公告)日：2015-07-24
申请号：KR1020140005399
申请日：2014-01-16
Applicant: 한국전자통신연구원
Inventor： 이재진
IPC: H04N19/423 , H04N19/44 , G06F12/08
CPC classification number: H04N19/423 , G06F12/0875 , G06F12/0859 , H04N19/44
Abstract: 프레임캐시를이용하는동영상복호화장치및 이를이용하는방법이개시된다. 프레임캐시를이용하는동영상복호화장치는프로세서코어에서수신한메모리의주소를기반으로프로세서코어에서접근하고자하는메모리의영역을판단하는주소디코더부, 프로세서코어가데이터메모리의영역에접근하도록데이터메모리와연동되는캐시메모리내에동영상의복호화를수행하는데필요한데이터를캐싱하는데이터캐시부및 프로세서코어가프레임메모리의영역에접근하도록프레임메모리와연동되는캐시메모리내에동영상에대한프레임을캐싱하는프레임캐시부를포함한다. 따라서, 캐시클리어로인한지연을최소화함으로써동영상복호화시스템의성능을향상시킬수 있다.
Abstract translation: 公开了使用帧高速缓存的视频解码装置及其使用方法。 使用帧缓存的视频解码单元包括：地址解码器单元，其基于在处理器核心处接收到的存储器地址来确定处理器核心要访问的存储区域; 数据高速缓存单元，其高速缓存用于与数据存储器链接的高速缓冲存储器内的视频解码所需的数据，使得处理器核心访问数据区域; 以及帧缓存单元，其高速缓存链接到帧存储器的高速缓存中的视频帧，使得处理器核访问帧存储区。 因此，由于缓存清除引起的延迟最小化，并且改善了视频解码系统的性能。
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公开(公告)号：KR1020150068701A
公开(公告)日：2015-06-22
申请号：KR1020130154666
申请日：2013-12-12
Applicant: 한국전자통신연구원
Abstract: 본발명은호스트로부터별도의전원을갖는 USB 장치를켜거나끌 수있는전원제어장치및 이의작동방법에관한것이다. 이를위한본 발명의전원제어장치는, 호스트와연결된 USB(Universal Serial Bus) 장치에대해, 호스트에서인코딩하여전송한 USB 장치의전원을켜거나끄기위한전원온/오프신호를수신하는수신부; 및전원온/오프신호를디코딩하고, 디코딩결과를근거로전원부에대한전원제어신호를생성하여전원부로송신하는처리부를포함하며, 전원온/오프신호는호스트와 USB 장치간데이터송수신에사용되는 SETUP 단계, DATA 단계및 STATUS 단계중, SETUP 단계의 SETUP 패킷에포함되어송신되는것을특징으로한다.
Abstract translation: 本发明涉及一种用于接通或断开与主机有独立电源的USB设备的电源控制设备及其操作方法。 为此，本发明的功率控制装置包括：接收单元，用于接收通电串行总线（USB）装置的接通/断开电源的开/关信号，其中通过编码 从与主机连接的USB设备相关的主机; 以及处理单元，用于对电源开/关信号进行解码，并且用于基于与功率控制单元相关的解码结果来产生功率控制信号，并且用于发送到功率单元，其中通过以下方式发送电源开/关信号： 包括在用于主机和USB设备之间的数据发送和接收的建立阶段，数据阶段和状态阶段之间的建立阶段的建立分组中。
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公开(公告)号：KR1020140075370A
公开(公告)日：2014-06-19
申请号：KR1020120143647
申请日：2012-12-11
Applicant: 한국전자통신연구원
Inventor： 이재진
CPC classification number: G06F12/0811 , G06F12/084 , G06F12/0875 , G06F2212/1016 , G06F2212/452 , G06F2212/455 , G06T1/60 , G06F12/08 , G06F9/44 , G06F9/46 , G06F9/50 , G06F15/80 , G06F15/8069
Abstract: Disclosed is a multi-core processor having a hierarchical cache architecture. A multi-core processor comprises a plurality of cores, a plurality of first caches independently connected to each of the cores, at least one second cache respectively connected to at least one of the first caches, a plurality of third caches respectively connected to at least one of the cores, and a fourth cache respectively connected to at least one of the third caches. Therefore, overhead in communications between cores may be reduced, and the execution speed of an application may be enhanced by supporting data-level parallelism.
Abstract translation: 公开了具有分级高速缓存架构的多核处理器。 多核处理器包括多个核心，独立地连接到每个核心的多个第一高速缓存，分别连接到第一高速缓存中的至少一个的至少一个第二高速缓存，多个第三高速缓存，至少分别连接至 一个核心，以及分别连接到第三高速缓存中的至少一个的第四缓存。 因此，可以减少核心之间的通信的开销，并且可以通过支持数据级并行性来增强应用的执行速度。
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公开(公告)号：KR101087143B1
公开(公告)日：2011-11-25
申请号：KR1020080132568
申请日：2008-12-23
Applicant: 한국전자통신연구원
CPC classification number: Y02D10/13
Abstract: 본 발명은 동적 스크래치패드 메모리 관리 장치 및 방법에 관한 것으로서, 프로세서 코어 및 스크래치패드 메모리를 구비한 프로세서 시스템에서, 상기 스크래치패드 관리 장치는 하드웨어를 기반으로 하여 동적 스크래치패드 메모리를 관리하기 위해, 확장 비트들을 추가한 프로세서의 레지스터 파일로부터 스크래치패드 메모리 페이지를 읽어와서 상기 확장 비트들에 포함된 상기 스크래치패드 메모리 페이지의 가상 주소 및 스크래치패드 메모리 페이지 테이블을 이용하여 상기 스크래치 패드 메모리의 페이지를 어드레싱하고, 상기 확장 비트들을 이용하여 상기 스크래치패드 메모리에 접근하는 것을 특징으로 하며, 이로 인해 소프트웨어의 SPM 관리를 위한 오버헤드를 없앨 수 있으므로 프로세서 시스템의 고성능화와 저전력화를 달성할 수 있으며, 멀티쓰레딩 등이 동작이 미리 정해지지 않은 동적인 환경에서의 적용할 수 있는 효과가 있다.
프로세서 시스템, SPM 관리 장치, 스크래치패드 메모리(SPM), SPM 페이지 테이블, 동적 SPM 관리부(DSM), 제어부.-
公开(公告)号：KR1020110070718A
公开(公告)日：2011-06-24
申请号：KR1020100037862
申请日：2010-04-23
Applicant: 한국전자통신연구원
IPC: H04N7/24
Abstract: PURPOSE: A multimedia application filtering device is provided to minimize communication overhead between function units. CONSTITUTION: According to configuration information, an operation unit(10) varies the link structure of NxN function units. According to a filtering operation, a processing unit(11) decides the link structure of the NxN function unit. The processing unit creates the configuration information. A matrix transpose unit(14) transposes the link structure of the NxN function unit.
Abstract translation: 目的：提供一种多媒体应用过滤设备，以最小化功能单元之间的通信开销。 构成：根据配置信息，操作单元（10）改变N×N个功能单元的链接结构。 根据滤波操作，处理单元（11）确定N×N个功能单元的链路结构。 处理单元创建配置信息。 矩阵转置单元（14）转置NxN功能单元的链路结构。
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