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公开(公告)号：KR1020090062438A
公开(公告)日：2009-06-17
申请号：KR1020070129681
申请日：2007-12-13
Applicant: 한국전자통신연구원
Abstract: A wireless node control system including a point-to-multipoint access server and a plurality of wireless control nodes is provided to perform operations of sensing the states of a plurality of wireless nodes and controlling their operations through one point-to-multipoint access server. A point-to-multipoint access server(110) is connected to the first wireless control node(120) to the Nth wireless control node(140) through a wired/wireless network(101). The wireless control nodes respectively include a node controller and a wireless node. The first wireless node monitors and collects various kinds of information in the neighborhood. The node controller senses the state of the first wireless node through the debugging match, and then transmits the sensed result to the point-to-multipoint access server.
Abstract translation: 提供了包括点对多点接入服务器和多个无线控制节点的无线节点控制系统，以执行感测多个无线节点的状态并通过一个点对多点接入服务器来控制其操作的操作。 点对多点接入服务器（110）通过有线/无线网络（101）连接到第N无线控制节点（140）的第一无线控制节点（120）。 无线控制节点分别包括节点控制器和无线节点。 第一个无线节点监视和收集附近的各种信息。 节点控制器通过调试匹配来检测第一无线节点的状态，然后将感测结果发送到点对多点接入服务器。
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公开(公告)号：KR1020030094464A
公开(公告)日：2003-12-12
申请号：KR1020020031365
申请日：2002-06-04
Applicant: 한국전자통신연구원
IPC: H04L12/02
CPC classification number: H04L45/60 , G06F13/4004 , H04L49/351
Abstract: PURPOSE: A line interface module in a router and a routing system having the same are provided to integrate many line interfaces into a single line interface module and to execute fault management, inter-processor connection, switch interfacing, etc., through the line interface module. CONSTITUTION: A line interface module(10) consists of a sub switching card(13) and a backplane(14). The sub switching card(13) comprises line cards(11,12), a sub switch(131), and switch input-output buffers(133,134). The backplane(14) connects between the line cards(11,12) and the sub switching card(13). Each line card(11,12) comprises physical link ports(111,114,121,124), physical layer interface parts(112,15,122,125), and network processors(113,116,123,126). The network processors(113,116,123,126) process the packet switching and forwarding function of an OSI(Open System Interconnection) 3/4+ layer. The sub switch(131) executes sub switching to target data channels for the data supplied from the line cards(11,12) and the switch input-output buffers(133,134). The switch input-output buffers(133,134) buffer the data inputted/outputted between the switch of a routing system and the sub switch(131).
Abstract translation: 目的：提供路由器中的线路接口模块和具有该线路接口模块的路由系统，以将许多线路接口集成到单线接口模块中，并通过线路接口执行故障管理，处理器间连接，交换机接口等 模块。 构成：线路接口模块（10）由子交换卡（13）和背板（14）组成。 副开关卡（13）包括线路卡（11,12），子开关（131）和开关输入输出缓冲器（133,134）。 背板（14）连接在线路卡（11,12）和子交换卡（13）之间。 每个线卡（11,12）包括物理链路端口（111,114,121,124），物理层接口部分（112,15,122,125）和网络处理器（113,116,123,126）。 网络处理器（113,116,123,126）处理OSI（开放系统互连）3/4 +层的分组交换和转发功能。 子开关（131）对从线卡（11,12）和开关输入 - 输出缓冲器（133,134）提供的数据执行对目标数据通道的子切换。 开关输入输出缓冲器（133,134）缓冲在路由系统的交换机和子交换机（131）之间输入/输出的数据。
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公开(公告)号：KR1020030016558A
公开(公告)日：2003-03-03
申请号：KR1020010050192
申请日：2001-08-21
Applicant: 한국전자통신연구원
IPC: H04L29/06 , H04L12/951
CPC classification number: H04L12/5601
Abstract: PURPOSE: A packet transferring device and a method using dual port ram are provided to speedup transferring of IP packets by using separate local bus and dual port ram. CONSTITUTION: The packet transferring device comprises a cell transferring element for transferring ATM(Asynchronous Transfer mode) cell; a cell processing elements which reconstruct the ATM cell received from the cell transferring element to send to a packet transferring element and then dividing the received IP packet from the packet transferring element to ATM cell to transmit to the cell transferring element; a packet transferring element which saves the IP packet transmitted from the cell processing element on a dual port ram packet memory and then transmitting the packet to the packet processing element via a IP packet receiving mode cue of a local memory; a packet processing element for processing the transmitted IP packet from the dual port ram packet memory according to a processing function of IP upper layer protocol. Wherein, the IP packet transferring element saves the IP packet processed form the packet processing element on the dual port ram packet memory and then transmits to the cell processing element via an IP packet transmitting buffer cue of the local memory.
Abstract translation: 目的：提供数据包传输设备和使用双端口RAM的方法，通过使用单独的本地总线和双端口RAM来加速IP数据包的传输。 构成：分组传送装置包括用于传送ATM（异步传输模式）小区的小区传送单元; 重建从小区传送单元接收的ATM信元发送给分组传送单元，然后将接收到的分组从分组传送单元划分到ATM信元以发送给小区传送单元的小区处理单元; 分组传送单元，其将从所述单元处理单元发送的所述IP分组保存在双端口RAM分组存储器上，然后经由本地存储器的IP分组接收模式提示将所述分组发送到所述分组处理单元; 分组处理单元，用于根据IP上层协议的处理功能，从双端口RAM分组存储器处理发送的IP分组。 其中，IP分组传送单元将从分组处理单元处理的IP分组保存在双端口RAM分组存储器上，然后经由发送本地存储器的缓冲器提示的IP分组发送给小区处理单元。
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84.发明授权
公开(公告)号：KR100211972B1
公开(公告)日：1999-08-02
申请号：KR1019960058218
申请日：1996-11-27
IPC: H04L12/933 , H04L12/861 , H04L12/835 , H04L12/70
Abstract: 본 발명은 AAL Type 1 서비스 제공시, 'bit count integrity'를 유지하기 위한 처리장치 및 그 방법에 관한 것으로서, 셀 손실 및 오 삽입 처리 수단과, 버퍼 수준 처리 수준과, CPU 제어 수단돠, 수신 버퍼 수단으로 구성되며, 본 발명의 서비스 제공 방법은 입력셀이 존재하는 가를 판단하는 제 1 단계와, 상기 판단 결과 입력셀이 있으면 상기 입력셀이 유효한지를 판단하는 제 2 단계와, 상기 판단 결과 입력셀이 유효하면, L_ 버퍼가 비어 있는지를 확인하는 제 3 단계와, 상기 판단 결과 L_ 버퍼가 비어 있으면, 보상할 셀이 있는지를 확인 하는 제 4 단계와, 상기 판단 결과 보상셀이 있으면, M_ 버퍼에 입력셀을, 사용자셀에 상기 M_ 버퍼의 셀을 입력하는 제 5 단계와, 상기 제 4 단계 결과 보상셀이 없으면, M_ 버퍼에 입력셀을, L_ 버퍼에 상기 M_ 버퍼의 셀을 저장하고, 사 용자셀을 비워두는 제 6 단계로 구성된다.
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公开(公告)号：KR1019990053400A
公开(公告)日：1999-07-15
申请号：KR1019970073023
申请日：1997-12-24
IPC: H04L12/28
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 ATM 호스트 어뎁팅 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 ATM 호스트에서 소정 주기마다 순간적으로 셀을 가산하여 공유 매체상의 트래픽 특성을 손상시키는 현상을 막을 수 있는 ATM 호스트 어뎁팅 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 패킷 정보, 수신 셀 및 파라미터를 저장하고 있는 저장수단; 시스템 접속수단과, 마스터수단과, 슬레이브수단과, 프로세싱수단과, 정합수단과, 접속수단과, 중재수단을 갖는 망접속 조절수단; 및 상기 저장수단과 망 접속 조절수단을 접속하는 부접속수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 일반적인 ATM 호스트 뿐만 아니라, 소규모 공유 매체 형태의 ATM 망에 접속된 ATM 장치에도 채용하는데 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019990043489A
公开(公告)日：1999-06-15
申请号：KR1019970064496
申请日：1997-11-29
IPC: H04L29/10
Abstract: 본 발명은 ASIC 등의 회로에서 여러 기능 블럭이 외부의 메모리를 사용할 때 이 블럭간의 메모리 사용요구를 중재하여 처리하며 외부의 메모리의 속도에 상관없이 단일한 인터페이스를 제공하는 것을 목적으로 하며 본 발명은 읽기회로, 쓰기회로, 그리고 읽기/쓰기 중재회로로 나뉘어 지며, 읽기회로는 다시 읽기 중재회로, 읽기 타이밍 제어회로, 데이타 전달회로로 나뉘어 지고, 쓰기회로는 다시 쓰기 중재회로, 쓰기 타이밍 제어회로로 나뉘어 진다. 읽기회로와 쓰기회로는 외부 메모리와의 속도정합을 위하여 각각 FIFO를 가지고 있다.
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公开(公告)号：KR1019990043123A
公开(公告)日：1999-06-15
申请号：KR1019970064109
申请日：1997-11-28
IPC: H04L12/28
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 비동기 전달 모드 셀 세그멘테이션 시스템의 직접 메모리 읽기 및 셀 송출 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 원리
본 발명은 ATM 셀로 분할하여 전송할 데이타가 호스트 메모리의 임의의 위치에 있도록 허용할 수 있도록 DMA 읽기 기능을 강화하는 직접 메모리 읽기 및 셀 송출 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 주변 구성요소 내부접속 메모리 읽기를 요구하는 읽기 제어수단; 전달된 데이터로부터 필요한 바이트만 뽑아서 정렬하여 출력하는 정렬수단; 상기 정렬수단에 남아있는 바이트들을 송출시키는 셀 송출수단; 및 내부에 가지고 있던 데이터를 출력하는 셀 선입선출수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 비동기 전달 모드 셀 세그멘테이션 시스템으로부터 주변 구성요소 인터페이스 메모리에서 직접 데이터를 읽어 송출하는데 이용됨.-
公开(公告)号：KR100194604B1
公开(公告)日：1999-06-15
申请号：KR1019960052615
申请日：1996-11-07
IPC: H04L12/56
Abstract: 본 발명은 광대역 종합정보 통신망하에서 가정 및 소규모 사업장에 광대역 서비스를 제공하고자 링 형태로 가입자 망을 구축할 경우 발생하는 유동셀을 제거하는 장치 및 방법에 관한 것으로서, 종래 광대역 종합정보 통신망의 구축이 댁내망이나 직접 가입자에게 서비스를 제공하기 위한 장치의 개발보다는 국가 기간망에 적용될 대규모 스위치 개발 및 사설망이나 다수의 지역에 광대역 서비스를 제공하기 위한 중규모 이상의 장치 개발에 중점을 둠으로써 대부분 스위치 개발 및 사설망이나 대용량의 입·출력을 요구하는 지역간 트래픽 송·수신의 사용에는 적합하나 직접 서비스를 사용하는 가정내에서나 소규모로 운영하는 사업장에서 사용하기는 링이나 버스 구조의 멀티엑세스 형상과 비교할 때 불리한 요인들이 존재함으로써, 본 발명은 셀 헤� ��내의 일반흐름제어 필드를 링 형상의 각 단말이 망 종단 장치에게 통보없이 전원을 차단(off)하거나 비정상적인 동작으로 인하여 유동 셀이 발생할 경우 이를 제거하는 수단으로 사용함으로써, 특히 가정내에서 비동기 전송모드(ATM) 서비스를 제공할 경우 자주 발생하는 전원 차단시에 불필요한 셀이 링의 대역폭을 점유하는 것을 효율적으로 차단할 수 있을 뿐만 아니라 연결 관리 측면에서 링 상에 존재하는 연결을 용이하게 제어하는 방법을 제공한다.
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公开(公告)号：KR1019980043606A
公开(公告)日：1998-09-05
申请号：KR1019960061533
申请日：1996-12-04
IPC: H03K23/40
Abstract: 본 발명은 AAL Type 1 상수비트율 서비스 제공시 SRTS 방법과 Adaptive 방법을 병행하여 서비스 클럭을 복원하는 방법에 관한 것으로써, 종래 상기 SRTS 방법은 송신부와 수신부 사이에 공통된 망 클럭이 제대로 동작하지 않는 경우에는 사용이 불가능하고 상기 Adaptive 방법은 wander에 약한 단점이 있으므로 상기 단점을 해결하기 위해 본 발명은 Adaptive 방법을 수용함으로써 종래의 SRTS 방법의 단점을 보완하고 서비스에 따라 원하는 클럭복원방법을 사용할 수 있으며, 종래의 SRTS 방법에서 사용되는 일부 클럭을 그대로 수용함으로써 Adaptive 방법의 PLL 구성을 위한 별도의 추가적인 회로를 감하여 적은 추가로직을 통하여 AAL Type 1 클럭복원방법의 두가지를 모두 제공하는 효과가 있다.
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90.发明公开
公开(公告)号：KR1019980039223A
公开(公告)日：1998-08-17
申请号：KR1019960058218
申请日：1996-11-27
IPC: H04L12/933 , H04L12/861 , H04L12/835 , H04L12/70
Abstract: 본 발명은 AAL Type 1 서비스 제공시, 'bit count integrity'를 유지하기 위한 처리 장치 및 그 방법에 관한 것으로서, 셀손실 및 오 삽입 처리 수단과, 버퍼 수준 처리 수단과, CPU 제어 수단과, 수신 버퍼 수단으로 구성되며, 본 발명의 서비스 제공 방법은 입력셀이 존재하는 가를 판단하는 제 1 단계와, 상기 판단 결과 입력셀이 있으면 상기 입력셀이 유효한지를 판단하는 제 2 단계와, 상기 판단 결과 입력셀이 유효하면 L_버퍼가 비어 있는지를 확인하는 제 3 단계와, 상기 판단 결과 L_버퍼가 비어 있으면, 보상할 셀이 있는지를 확인하는 제 4 단계와, 상기 판단 결과 보상셀이 있으면, M_버퍼에 입력셀을, 사용자 셀에 상기 M_버퍼의 셀을 압력하는제 5 단계와, 상기 제 4 단계 결과 보상셀이 없으면, M_버퍼에 입력셀을, L_버퍼에 상기 M_버퍼의 셀을 저장하고, 사용자 � �을 비워두는 제 6 단계로 구성된다.
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