公开(公告)号：WO2014057734A1

公开(公告)日：2014-04-17

申请号：PCT/JP2013/072640

申请日：2013-08-20

Applicant: 日本電気株式会社

Inventor： 岡本　浩一郎 ,  多田　宗弘 ,  波田　博光 ,  阪本　利司

IPC: H01L21/768 ,  H01L21/3065 ,  H01L21/8246 ,  H01L27/105 ,  H01L43/08 ,  H01L45/00 ,  H01L49/00

CPC classification number: H01L21/76802 ,  H01L21/02063 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31116 ,  H01L21/31122 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/32136 ,  H01L21/76808 ,  H01L21/76814 ,  H01L21/76832 ,  H01L21/76879 ,  H01L45/085 ,  H01L45/1206 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/1675 ,  H01L2221/1036

Abstract: 　本発明の課題は、ポイゾニングガス発生を抑制し配線パターンの解像不良を解消することで、所望の配線層構造を形成し、特性歩留まりを改善した機能素子を提供することにある。本発明の半導体基板上に形成された銅多層配線の形成方法では、層間絶縁膜の一部にビアホールが形成され、ビアホール内にはＳＯＣ層が埋め込まれた基板上に、基板に近い方から順に、少なくともＳＯＣ層と、ＳＯＧ層と、ＳｉＯ ２ 層と、化学増幅型レジストが積層された多層レジスト構造を形成して、所定のレジストパターンを形成し、前記レジストパターンをマスクにエッチングを行い、配線層およびビアプラグのパターンを形成し、前記パターンに配線層およびビアプラグを形成する。

Abstract translation: 本发明解决了抑制中毒气体的发展以消除布线图案分辨率故障的问题，从而形成所需的布线层结构以提供具有改进的性能产量的功能元件。 这种在半导体衬底上形成多层铜布线的方法包括：形成多层抗蚀剂结构以在包括层间绝缘膜的基板上形成给定的抗蚀剂图案，所述层间绝缘膜具有在其部分形成并填充有SOC层的通孔， 所述多层抗蚀剂结构体包含SOC层，SOG层，SiO 2层和从所述基板侧依次叠加的化学放大型抗蚀剂; 使用抗蚀剂图案作为掩模进行蚀刻以形成用于布线层和经由插塞的图案; 并以图案形成布线层和通孔塞。

公开(公告)号：WO2008091900A1

公开(公告)日：2008-07-31

申请号：PCT/US2008/051715

申请日：2008-01-22

Applicant: APPLIED MATERIALS, INC. ,  NOORI, Atif ,  SCHMITT, Francimar ,  LAKSHMANAN, Annamalai ,  KIM, Bok Hoen ,  ARGHAVANI, Reza

Inventor： NOORI, Atif ,  SCHMITT, Francimar ,  LAKSHMANAN, Annamalai ,  KIM, Bok Hoen ,  ARGHAVANI, Reza

IPC: H01L21/31 ,  H01L21/469

CPC classification number: H01L21/7682 ,  H01L21/76885 ,  H01L2221/1036

Abstract: Embodiments of the invention generally provide a method of forming an air gap between conductive elements of a semiconductor device, wherein the air gap has a dielectric constant of approximately 1. The air gap may generally be formed by depositing a sacrificial material between the respective conductive elements, depositing a porous layer over the conductive elements and the sacrificial material, and then stripping the sacrificial material out of the space between the respective conductive elements through the porous layer, which leaves an air gap between the respective conductive elements. The sacrificial material may be, for example, a polymerized alpha terpinene layer, the porous layer may be, for example, a porous carbon doped oxide layer, and the stripping process may utilize a UV based curing process, for example.

Abstract translation: 本发明的实施例通常提供了在半导体器件的导电元件之间形成空气间隙的方法，其中气隙的介电常数约为1.气隙通常可以通过在相应的导电元件之间沉积牺牲材料而形成 在导电元件和牺牲材料之上沉积多孔层，然后通过多孔层将牺牲材料从相应的导电元件之间的空间中剥离，该多孔层留下各导电元件之间的气隙。 牺牲材料可以是例如聚合的α萜品烯层，多孔层可以是例如多孔碳掺杂的氧化物层，并且剥离过程可以使用例如基于UV的固化方法。

公开(公告)号：WO2007084982A2

公开(公告)日：2007-07-26

申请号：PCT/US2007060767

申请日：2007-01-19

Applicant: IBM ,  COOLBAUGH DOUGLAS D ,  DOWNES KEITH E ,  LINDGREN PETER J ,  STAMPER ANTHONY K

Inventor： COOLBAUGH DOUGLAS D ,  DOWNES KEITH E ,  LINDGREN PETER J ,  STAMPER ANTHONY K

IPC: H01L21/8242 ,  H01L21/20 ,  H01L21/302 ,  H01L21/4763

CPC classification number: H01L23/481 ,  H01L21/76808 ,  H01L21/76813 ,  H01L21/76832 ,  H01L23/5223 ,  H01L28/60 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method and semiconductor device. In the method, at least one partial via (26) is etched in a stacked structure and a border (32) is formed about the at least one partial via (26). The method further includes performing thick wiring using selective etching while continuing via etching to at least one etch stop layer (22).

Abstract translation: 一种方法和半导体器件。 在该方法中，在堆叠结构中蚀刻至少一个部分通孔（26），并且围绕至少一个部分通孔（26）形成边界（32）。 该方法进一步包括使用选择性蚀刻执行厚布线，同时经由蚀刻继续至少一个蚀刻停止层（22）。

公开(公告)号：WO2004041972A2

公开(公告)日：2004-05-21

申请号：PCT/US2003/034816

申请日：2003-10-31

Applicant: HONEYWELL INTERNATIONAL INC ,  LI, Bo ,  ZHOU, De-Ling ,  NAMAN, Ananth ,  APEN, Paul

Inventor： LI, Bo ,  ZHOU, De-Ling ,  NAMAN, Ananth ,  APEN, Paul

IPC: C10J

CPC classification number: H01L21/02118 ,  C08G61/02 ,  C08L65/00 ,  H01L21/02126 ,  H01L21/02203 ,  H01L21/02271 ,  H01L21/02282 ,  H01L21/02318 ,  H01L21/312 ,  H01L21/3121 ,  H01L21/31695 ,  H01L21/76801 ,  H01L21/76808 ,  H01L21/7682 ,  H01L21/76829 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/09701 ,  H01L2924/12044 ,  H01L2924/00

Abstract: The present invention provides gas layer formation material selected from the group consisting of acenaphthylene homopolymers; acenaphthylene copolymers; poly(arylene ether); polyamide; B-staged multifunctional acrylate/methacrylate; crosslinked styrene divinyl benzene polymers; and copolymers of styrene and divinyl benzene with maleimide or bis-maleimides. The formed gas layers are used in microchips and multichip modules.

Abstract translation: 本发明提供选自苊烯均聚物的气层形成材料; 苊烯共聚物; 聚（亚芳基醚）; 聚酰胺; B阶多功能丙烯酸酯/甲基丙烯酸酯; 交联苯乙烯二乙烯基苯聚合物; 苯乙烯和二乙烯基苯与马来酰亚胺或双马来酰亚胺的共聚物。 形成的气体层用于微芯片和多芯片模块。

公开(公告)号：WO0223616A8

公开(公告)日：2002-07-11

申请号：PCT/US0129173

申请日：2001-09-18

Applicant: ACM RES INC ,  WANG HUI

Inventor： WANG HUI

IPC: C25F3/02 ,  H01L21/288 ,  H01L21/304 ,  H01L21/3063 ,  H01L21/3205 ,  H01L21/321 ,  H01L21/76 ,  H01L21/768 ,  H01L23/522 ,  H01L21/44 ,  H01L21/31 ,  H01L21/469

CPC classification number: H01L21/76835 ,  C25F3/02 ,  H01L21/2885 ,  H01L21/32115 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76831 ,  H01L21/7684 ,  H01L2221/1036

Abstract: In forming a layer of a semiconductor wafer (100), a dielectric layer is deposited on the semiconductor wafer. The dielectric layer (208) includes material having a low dielectric constant. Recessed (210) and non-recessed (211) areas are formed in the dielectric layer. A metal layer is deposited on the dielectric layer to fill the recessed areas and cover the non-recessed areas. The metal layer is then electropolished to remove the metal layer covering the non-recessed areas while maintaining the metal layer in the recessed areas.

Abstract translation: 在形成半导体晶片（100）的层时，在半导体晶片上沉积电介质层。 电介质层（208）包括具有低介电常数的材料。 在电介质层中形成凹入（210）和非凹入（211）区域。 金属层沉积在电介质层上以填充凹陷区域并覆盖非凹陷区域。 然后电镀金属层以除去覆盖非凹陷区域的金属层，同时将金属层保持在凹陷区域中。

公开(公告)号：WO01099184A2

公开(公告)日：2001-12-27

申请号：PCT/US2001/019881

申请日：2001-06-21

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76811 ,  H01L21/76813 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method of fabricating an integrated circuit with a dual dielectric structure and utilizes a dual damascene process to fabricate metal interconnection layers. The dual dielectric structure consists of a first insulating layer of conventional dielectric material, and a second insulating layer of a second dielectric material with a low dielectric constant (low-k dielectric material). The first dielectric material is used in regions of the integrated circuit where the superior mechanical properties of conventional dielectric materials will result in maintaining the reliability and mechanical properties of the integrated circuit. The second dielectric material is used in regions of the integrated circuit where the low dielectric constant will result in improved speed of the integrated circuit and reduced electrical coupling between conductors in the integrated circuit. The fabrication of the dual dielectric structure is integrated with a dual damascene metallization process.

Abstract translation: 一种制造具有双电介质结构的集成电路的方法，并利用双镶嵌工艺来制造金属互连层。 双电介质结构由常规介电材料的第一绝缘层和具有低介电常数（低k介电材料）的第二介电材料的第二绝缘层组成。 第一介电材料用于集成电路的区域，其中传统介电材料的优良机械性能将导致集成电路的可靠性和机械性能的保持。 第二介电材料用于集成电路的区域，其中低介电常数将导致集成电路的改进的速度和减小集成电路中的导体之间的电耦合。 双电介质结构的制造与双镶嵌金属化工艺集成。

公开(公告)号：WO00014786A1

公开(公告)日：2000-03-16

申请号：PCT/JP1999/004741

申请日：1999-09-01

IPC: H01L21/302 ,  H01L21/3065 ,  H01L21/31 ,  H01L21/311 ,  H01L21/312 ,  H01L21/314 ,  H01L21/316 ,  H01L21/3205 ,  H01L21/768

CPC classification number: H01L21/76832 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/31116 ,  H01L21/3127 ,  H01L21/31612 ,  H01L21/76807 ,  H01L21/76808 ,  H01L21/76835 ,  H01L2221/1031 ,  H01L2221/1036

Abstract: A method for manufacturing a semiconductor device having an interlayer insulating film of, e.g., fluorine-added carbon by a simple dual damascene method. An insulating film, e.g., an SiO2 film (3) is formed on a substrate (2), a via hole (31) is made in the SiO2 film (3) by etching, and an upper insulating film, e.g., a CF film (4) is formed over the SiO2 film (3). If the CF film is formed by means of a plasma created from a film forming material having a bad buriability, e.g., C6F6 gas, the CF film is prevented from being buried in the via hole (31) and the CF film (4) is formed over the SiO2 film (3). A trench (41) is made in the CF film (4) by etching, enabling easy formation of a dual damascene having the trench (41) and the via hole (31) integrally continuous with the trench (41).

Abstract translation: 一种通过简单的双镶嵌方法制造具有例如氟加成碳的层间绝缘膜的半导体器件的方法。 在基板（2）上形成例如SiO 2膜（3）的绝缘膜，通过蚀刻在SiO 2膜（3）中形成通孔（31），将上部绝缘膜例如CF膜 （4）形成在SiO 2膜（3）上。 如果通过由具有差的可燃性的成膜材料（例如C 6 F 6气体）产生的等离子体形成CF膜，则防止CF膜埋入通孔（31）中，并且CF膜（4）为 形成在SiO 2膜（3）上。 通过蚀刻在CF膜（4）中形成沟槽（41），从而能够容易地形成具有与沟槽（41）整体连续的沟槽（41）和通孔（31）的双镶嵌。

公开(公告)号：EP3109698B1

公开(公告)日：2017-10-04

申请号：EP16180754.0

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: G03F1/26 ,  H01L23/58 ,  H01L21/768 ,  G03F1/32

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

公开(公告)号：EP3082162B1

公开(公告)日：2017-09-13

申请号：EP16168571.4

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: H01L23/58 ,  G03F1/26 ,  H01L21/768 ,  G03F1/32

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

公开(公告)号：EP3082162A1

公开(公告)日：2016-10-19

申请号：EP16168571.4

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: H01L23/58 ,  H01L21/768

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

Abstract: There is provided a semiconductor device, comprising a substrate (101) that includes an integrated circuit region (1); first and second interlayer insulation films (116, 117, 118) formed above the substrate, and a reinforcing structure comprising a main-wall part (2) and a sub-wall part (3) which are formed in the first and second interlayer insulation films, wherein the main-wall part (2) surrounds the integrated circuit region in a periphery thereof and the sub-wall part is provided apart from the main wall part in a corner region of the semiconductor device and is located between the integrated circuit region and a first bend section of the main-wall part. Both the main wall part and the sub-wall part are formed by metal-filled trenches (131, 132) in the first and second interlayer insulation films.

Abstract translation: 提供了一种半导体器件，包括：衬底（101），其包括集成电路区域（1）; 在基板上形成的第一和第二层间绝缘膜（116,117,118），以及包括形成在第一和第二层间绝缘体中的主壁部（2）和副壁部（3）的加强结构 膜，其中所述主壁部分（2）在其周边包围所述集成电路区域，并且所述副壁部分设置在所述半导体器件的拐角区域中与所述主壁部分分开，并且位于所述集成电路区域 以及主壁部的第一弯曲部。 主壁部分和副壁部分都由第一和第二层间绝缘膜中的金属填充的沟槽（131,132）形成。