公开(公告)号：WO2011105671A1

公开(公告)日：2011-09-01

申请号：PCT/KR2010/006084

申请日：2010-09-08

Applicant: 연세대학교 산학협력단 ,  김신덕 ,  홍충표

Inventor： 김신덕 ,  홍충표

IPC: G06T17/00 ,  H04W4/00 ,  G06K9/00

CPC classification number: G06T19/006 ,  G06K9/00671 ,  H04N1/00236 ,  H04N2201/0084 ,  H04W4/00 ,  H04W88/02

Abstract: 본 발명은 사용자 설명서 제공 시스템 및 방법에 관한 것으로, 구체적으로는, 증강 현실을 이용한 사용자 설명서 제공 시스템 및 방법에 관한 것이다. 본 발명에 따른 사용자 설명서 제공 시스템은 카메라를 이용하여 제품 식별 정보를 얻고, 증강 현실 기법으로 사용자에게 설명서를 제공하는 카메라 내장 단말기; 및 상기 제품 식별 정보에 대응하는 제품의 설명서를 무선 통신망을 통해 상기 카메라 내장 단말기로 전송하는 설명서 제공 서버를 포함한다. 본 발명에 따르면 사용자는 정확하고 신속하게 사용 설명서 정보를 얻을 수 있다. 또한, 본 발명에 따르면 사용자는 편리하게 사용 설명서 정보를 활용할 수 있다. 따라서, 업무 능률이 향상될 수 있다.

Abstract translation: 本发明涉及一种用于提供用户手册的系统和方法，更具体地说，涉及一种使用增强现实提供用户手册的系统和方法。 根据本发明的用于提供用户手册的系统包括：具有内置相机的终端，其使用相机获得产品标识信息，并使用增强现实技术向用户提供手册; 以及手动提供服务器，其经由无线通信网络向具有内置相机的终端发送与产品标识信息相对应的产品的手册。 根据本发明，用户可以准确并立即获取用户手册信息。 此外，根据本发明，用户可以方便地利用用户手册信息。 因此，可以提高任务效率。

公开(公告)号：KR1020000050112A

公开(公告)日：2000-08-05

申请号：KR1020000026187

申请日：2000-05-16

Applicant: 김신덕 ,  삼성전자주식회사 ,  이정훈

Inventor： 김신덕 ,  이정훈

IPC: G06F12/02

CPC classification number: G06F12/0897 ,  G06F12/0864 ,  Y02D10/13

Abstract: PURPOSE: A method for controlling a cache system including a fully associative buffer and a direct-mapped cache is provided to update data of small unit block which accessed among data of large unit block deleted in the fully associated buffer on the direct mapped cache. The method is provided to reduce power consumption and access failure rate by increasing a temporal locality in a state maintaining a spatial cache, as data of accessed address prolongs a time existed the direct-mapped cache. CONSTITUTION: A method for controlling a cache system including a fully associative buffer and a direct-mapped cache, comprises the steps of: recognizing whether empty large unit block is existed in the fully associated buffer, if accesses to the direct-mapped cache and the fully associated buffer are failed(S1); executing S10, if the empty large unit block is existed(S2); executing S4 or the S10, if not existed spare blocks in the S1(S3); recognizing whether the data of small unit block data recorded directly on the fully associated buffer, among data of large unit block to be output by a FIFO(S4); storing corresponded data of small unit block in a main memory, if the data of small unit block is existed(S5); recognizing whether data of small unit block accessed among the data of large unit block(S6); recognizing whether the data of small unit block is recorded on the direct-mapped cache directly, if the data of small unit block accessed in the S6; storing the data of small unit block, if the data of small unit block is recorded(S8); updating the data recognized in the S6 within the direct-mapped cache(S9); and updating data of address and neighboring addresses access in the S1 in the large unit block within fully associated buffer by the FIFO(S10).

Abstract translation: 目的：提供一种用于控制包括完全关联缓冲器和直接映射高速缓存的高速缓存系统的方法，以更新在直接映射高速缓存上的完全关联的缓冲器中删除的大单元块的数据之间访问的小单元块的数据。 提供该方法以通过在保持空间高速缓存的状态下增加时间局部性来降低功耗和访问故障率，因为访问地址的数据延长了存在直接映射高速缓存的时间。 构成：一种用于控制包括全关联缓冲器和直接映射高速缓存的高速缓存系统的方法，包括以下步骤：识别空大型单元块是否存在于完全关联的缓冲器中，如果访问直接映射缓存和 完全关联的缓冲区失败（S1）; 执行S10，如果空的大单位块存在（S2）; 执行S4或S10，如果在S1（S3）中不存在备用块; 识别由FIFO输出的大单位块的数据中是否直接记录在完全相关的缓冲器上的小单位块数据的数据（S4）; 如果小单位块的数据存在，则将主单元块的对应数据存储在主存储器中（S5）; 识别在大单位块的数据中访问小单位块的数据（S6）; 识别小单位块的数据是否直接记录在直接映射缓存上，如果在S6中访问小单位块的数据; 如果记录小单位块的数据，则存储小单位块的数据（S8）; 更新在直接映射高速缓存内的S6中识别的数据（S9）; 并且通过FIFO更新在完全关联的缓冲器内的大单元块中的S1中的地址和相邻地址访问的数据（S10）。

公开(公告)号：KR100335500B1

公开(公告)日：2002-05-08

申请号：KR1020000026187

申请日：2000-05-16

Applicant: 김신덕 ,  삼성전자주식회사 ,  이정훈

Inventor： 김신덕 ,  이정훈

IPC: G06F12/02

Abstract: 본 발명에 따른 캐쉬 시스템의 제어 방법은, 중앙처리소자에 의하여 접근되었던 어드레스의 데이터가 작은 단위 블록에 저장되는 구조를 가진 직접사상 캐쉬와, 중앙처리소자에 의하여 접근되었던 어드레스 및 그 인접 어드레스들의 데이터가 복수의 작은 블록들로 된 큰 단위 블록에 저장되는 구조를 가진 완전연관 버퍼를 포함한 캐쉬 시스템의 제어 방법이다. 여기서, 직접사상 캐쉬 및 완전연관 버퍼로의 접근이 실패하면, 접근된 어드레스 및 그 인접 어드레스들의 데이터를 선입선출 방식에 의하여 완전연관 버퍼 내의 큰 단위 블록에 갱신한다. 또한, 완전연관 버퍼에서 제거될 큰 단위 블록의 데이터중에서 접근되었던 작은 단위 블록의 데이터가 있으면, 접근되었던 작은 단위 블록의 데이터를 직접사상 캐쉬에 갱신한다.

公开(公告)号：KR1019990085643A

公开(公告)日：1999-12-15

申请号：KR1019980018198

申请日：1998-05-20

Applicant: 삼성전자주식회사 ,  한탁돈 ,  박기호 ,  김신덕

Inventor： 한탁돈 ,  김신덕 ,  박기호

IPC: G06F12/00 ,  G06F12/08

Abstract: 본 발명은 프로세서에 의하여 참조되는 정보가 캐쉬 메모리에 존재하는 지의 여부에 따라서 발생되는 미스 레이트가 저감되는 최적의 캐쉬 메모리 운영 시스템을 제공하기 위하여, 중앙제어부가 참조하도록 대량의 정보를 하위기억소자에 준비하는 단계와, 상기 하위기억소자에 저장된 대량의 정보 중에서 인출되는 제1 정보가 저장되는 제1 보조저장소자 및 상기 제1 정보가 포함되는 제2 정보가 저장되는 제2 보조저장소자를 준비하는 단계 및 상기 중앙제어부에 의하여 참조되는 정보가 상기 제1 보조저장소자 또는 제2 보조저장소자에 존재하는 지 또는 상기 중앙제어부에 의하여 참조되는 정보를 포함하는 제1 정보를 포함하는 제2 정보 내에서, 상기 참조되는 정보를 포함하지 않는 다른 제1 정보가 상기 제1 보조저장소자에 존재하는 지의 여부에 따 라서, 상기 하위기억소자로부터 제1 정보 또는 제2 정보를 선택적으로 인출하고, 상기 제1 정보 또는 제2 정보를 상기 제1 보조저장소자와 제2 보조저장소자에 선택적으로 저장하는 단계를 포함하여서 중앙제어부에 의하여 참조되는 정보를 조건에 따라 하위기억소자로부터 서로 다르게 인출하여 상기 제1 보조저장소자와 제2 보조저장소자에 선택적으로 저장하는 단계를 포함하여서 메모리 운영 속도가 증대되는 캐쉬 메모리 시스템 및 그의 운영 방법에 관한 것이다.

公开(公告)号：KR100328726B1

公开(公告)日：2002-03-20

申请号：KR1019990015429

申请日：1999-04-29

Applicant: 한탁돈 ,  김영식 ,  김신덕

Inventor： 한탁돈 ,  김신덕 ,  김영식

IPC: G06F12/00

Abstract: 본발명은메모리엑세스시스템및 그제어방법에관한것으로서로(row)와칼럼(column) 번지에의하여엑세스되는데이터가저장되는서브어레이와, 상기서브어레이로부터데이터가엑세스될때 임시저장되는감지증폭기를포함하는메모리뱅크부; 상기메모리뱅크부에서소정의서브어레이에저장된데이터를중앙제어부의제어에의하여엑세스하기위한번지정보를포함하는메모리번지부; 상기메모리번지부의번지정보에의하여선택되며상기메모리뱅크부의임의의로번지에저장된페이지데이터가상기감지증폭기에보유되어있는지를나타내는로번지정보를포함하는로번지테이블부; 및상기메모리번지부에의하여선택되어출력되는상기로번지테이블부의상기로번지정보와상기메모리번지부에포함되는번지정보를각각비교하여동일한로번지를엑세스하는것으로판단되면, 상기칼럼번지만에의하여상기감지증폭기의페이지데이터를엑세스하는비교부를포함하는것을특징으로하며, 감지증폭기의페이지데이터가보유된상태에서동일한페이지데이터를요구하는두 번째상기캐쉬리필요구가발생되면, 칼럼엑세스만에의하여두 번째캐쉬리필요구를처리되기때문에데이터엑세스시간이감소하여온칩 D램의성능이향상되는장점이있다.

公开(公告)号：KR1020000067533A

公开(公告)日：2000-11-25

申请号：KR1019990015429

申请日：1999-04-29

Applicant: 한탁돈 ,  김영식 ,  김신덕

Inventor： 한탁돈 ,  김신덕 ,  김영식

IPC: G06F12/00

Abstract: PURPOSE: A memory access system and its control method is provided to reduce a cache refill time for referencing a cache at a main memory when a cache miss occurs. CONSTITUTION: A memory access system comprises a memory bank unit(62), a memory address unit(60), a row address table unit(64) and a comparator(68). The memory bank unit(62) includes a sub-array(37) for storing data accessed by row and column address, and a sensing amplifier(35) temporarily stored when the data is accessed from the sub-array(37). The memory address unit(60) stores an address information for accessing the data, stored in the sub-array(37), by a control of a central controller. The row address table unit(64), selected by the address information of the memory address unit(60), expresses that a page data stored in the row address is held by the sensing amplifier(35). The comparator(68) compares the row address information, of the row address table unit(64), with the address information of the memory address unit(60).

Abstract translation: 目的：提供存储器访问系统及其控制方法，以减少缓存重新填充时间，以便在发生高速缓存未命中时引用主存储器上的高速缓存。 构成：存储器存取系统包括存储器单元（62），存储器地址单元（60），行地址表单元（64）和比较器（68）。 存储器单元（62）包括用于存储由行和列地址访问的数据的子阵列（37），以及当从子阵列（37）访问数据时临时存储的感测放大器（35）。 存储器地址单元（60）通过中央控制器的控制存储用于访问存储在子阵列（37）中的数据的地址信息。 通过存储器地址单元（60）的地址信息选择的行地址表单元（64）表示存储在行地址中的页数据由感测放大器（35）保持。 比较器（68）将行地址表单元（64）的行地址信息与存储器地址单元（60）的地址信息进行比较。

公开(公告)号：KR100272165B1

公开(公告)日：2000-11-15

申请号：KR1019980018198

申请日：1998-05-20

Applicant: 삼성전자주식회사 ,  한탁돈 ,  박기호 ,  김신덕

Inventor： 한탁돈 ,  김신덕 ,  박기호

IPC: G06F12/00 ,  G06F12/08

CPC classification number: G06F12/0802

Abstract: PURPOSE: A cache memory system and an operation method thereof are provided to reduce a cache miss, and increase the efficiency of memory traffic by selectively determining the volume of information fetched according to the state of information existed in a cache. CONSTITUTION: A large quantity of information which a center control unit(40) can refer is stored in a lower position memory element(48). The second auxiliary storage unit(44) fetches the determined volume of information including information referred from the center control unit(40) as the second information, and stores the information. The first auxiliary storage element(42) stores the first information fetched from the second information stored in the second auxiliary storage element(44) including the information referred by the center control unit(40) or the lower position memory element(48). A control unit(46) is composed of a state storage element(46a) and a demultiplexing unit(46b). The state storage element(46a) is included in the second information. The demultiplexing unit(46b) is controlled by the control unit(46).

Abstract translation: 目的：提供一种缓存存储器系统及其操作方法，以通过选择性地确定根据高速缓存中存在的信息状态获得的信息量来提高存储器流量的效率。 构成：中央控制单元（40）可以引用的大量信息被存储在下位置存储元件（48）中。 第二辅助存储单元（44）将包括从中央控制单元（40）引用的信息的确定的信息量作为第二信息提取，并且存储该信息。 第一辅助存储元件（42）存储从包含由中央控制单元（40）或下位置存储元件（48）引用的信息的第二辅助存储元件（44）中存储的第二信息中取出的第一信息。 控制单元（46）由状态存储元件（46a）和解复用单元（46b）组成。 状态存储元件（46a）被包括在第二信息中。 解复用单元（46b）由控制单元（46）控制。