公开(公告)号：JP2009111384A

公开(公告)日：2009-05-21

申请号：JP2008273900

申请日：2008-10-24

Applicant: 3D Plus ,  トロワデー、プリュ3D Plus

Inventor： VAL CHRISTIAN

IPC: H01L25/065 ,  B81C3/00 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L22/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3121 ,  H01L23/481 ,  H01L24/19 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/6834 ,  H01L2221/68368 ,  H01L2224/04105 ,  H01L2224/20 ,  H01L2224/24137 ,  H01L2224/73267 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06548 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/18162 ,  H01L2924/351 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49155 ,  Y10T29/49165 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a method for vertical interconnection of 3D electronic modules using a via. SOLUTION: This invention relates to the method for vertical interconnection of the 3D electronic modules using the via, wherein one module includes a laminate which has K electronic wafer levels 19 electrically connected each other by a conductor extending along the laminate. The method includes the steps of: (a) providing at least one electronic component which is surrounded with insulated resin and connected to an electric connection pad, wherein the pad is connected to an electric connection track deposited on a dielectric layer, and each track extends to an electrode located in a position where the via 15 will be formed on a dicing line; (b) laminating and assembling the K wafer levels; (c) forming via vertically in resin; (d) performing metallization of the wall of the via by electrolytic growing; and (e) cutting the laminate along with the dicing line so that the 3D electronic module may be obtained. COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供一种使用通孔的3D电子模块的垂直互连的方法。 解决方案：本发明涉及使用通孔的3D电子模块的垂直互连的方法，其中一个模块包括具有通过沿层叠体延伸的导体彼此电连接的K个电子晶片级别的层叠体。 该方法包括以下步骤：（a）提供至少一个由绝缘树脂包围并连接到电连接垫的电子部件，其中焊盘连接到沉积在电介质层上的电连接轨道，并且每个轨道延伸 位于通孔15将形成在切割线上的位置处的电极; （b）层压和组装K晶片级; （c）在树脂中垂直成型; （d）通过电解生长对孔的壁进行金属化; 以及（e）与切割线一起切割层压体，从而可以获得3D电子模块。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：JP5621155B2

公开(公告)日：2014-11-05

申请号：JP2008273900

申请日：2008-10-24

Applicant: トロワデー、プリュ3D Plus ,  トロワデー、プリュ3D Plus

Inventor： クリスチャン、バル

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L22/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3121 ,  H01L23/481 ,  H01L24/19 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/6834 ,  H01L2221/68368 ,  H01L2224/04105 ,  H01L2224/20 ,  H01L2224/24137 ,  H01L2224/73267 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06548 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01087 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/18162 ,  H01L2924/351 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49155 ,  Y10T29/49165 ,  H01L2924/00

公开(公告)号：JP2012529762A

公开(公告)日：2012-11-22

申请号：JP2012514490

申请日：2010-06-14

Applicant: トロワデー、プリュ3D Plus

Inventor： ヴァル、クリスティアン

IPC: H01L23/12 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/24 ,  H01L24/96 ,  H01L2224/04105 ,  H01L2224/24137 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 本発明は、接続パッド（１０）を有するチップ（１）を備えた再構成ウエハ（１００）を製作するための方法であって、
− 以下の工程も含む、チップ（１）の第１のウエハを製作する工程 − チップのパッド（１０）の少なくとも１層の再分配層が、チップの相互接続のために設計された導電性トラック（１２）上に積層されたこのウエハの生産工程であって、この積層は主要ＲＤＬ層（１４）に指定されている工程と、
− 各々がそのＲＤＬ層（１４）を備えた個別のチップ（１）を得るためにこのウエハを切断する工程と、
− 後続工程の間平坦な状態を保持するため、そのＲＤＬ層（１４）を備えた個別のチップを十分に剛性な支持体（２０）に移動する工程であって、支持体は接着性層（２１）を備え、ＲＤＬ層（１４）は接着性層（２１）上にある工程と、
− チップ（１）を封入するために樹脂（３０）を堆積させる工程と、
− 樹脂を重合する工程と、
− 剛性支持体（２０）を除去する工程と、
− 接着性層（２１）内に作製された開口部（２２）を通して、主要ＲＤＬ層（１４）の導電性トラックを相互接続接触部まで接続するため、ミニＲＤＬ（２４）と呼ばれる単一の再分配層を堆積させる工程であって、ウエハは、重合樹脂、そのＲＤＬ層を備えたチップおよびミニＲＤＬを備え、再構成ウエハ（１００）となる工程と、
を含む方法に関する。

公开(公告)号：JP2012520558A

公开(公告)日：2012-09-06

申请号：JP2011553423

申请日：2010-03-09

Applicant: トロワデー、プリュ3D Plus

Inventor： ヴァル、クリスチャン

IPC: H01L23/29 ,  H01L23/12 ,  H01L23/31 ,  H01L23/40

CPC classification number: H01L21/568 ,  H01L21/561 ,  H01L21/6836 ,  H01L23/4334 ,  H01L24/24 ,  H01L24/96 ,  H01L24/97 ,  H01L25/0657 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2224/24137 ,  H01L2224/24998 ,  H01L2224/32245 ,  H01L2224/73217 ,  H01L2224/92144 ,  H01L2224/97 ,  H01L2225/06527 ,  H01L2225/06551 ,  H01L2225/06589 ,  H01L2225/1023 ,  H01L2225/1064 ,  H01L2225/1094 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01079 ,  H01L2924/09701 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2224/83 ,  H01L2224/82 ,  H01L2924/00

Abstract: A process for fabricating a reconstituted wafer that includes chips having connection pads on a front side of the chip, this process including positioning of the chips on an adhesive support, front side down on the support; deposition of a resin on the support in order to encapsulate the chips; and curing of the resin. Before deposition of the resin, the process includes bonding, onto the chips, a support wafer for positioning the chips, this support wafer having parts placed on one side of the chips.

公开(公告)号：JP2009521116A

公开(公告)日：2009-05-28

申请号：JP2008546434

申请日：2006-12-19

Applicant: トロワデー、プリュ3D Plus

Inventor： クリスチャン、バル

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L23/3107 ,  H01L25/105 ,  H01L2225/1023 ,  H01L2225/1064 ,  H01L2924/0002 ,  Y10T29/49126 ,  Y10T29/49146 ,  Y10T29/49165 ,  Y10T29/49169 ,  H01L2924/00

Abstract: 本発明は、ｎ個の３Ｄモジュールの集積的な製造に関する。 これは、同一の薄板に１組のｎ枚のウェーハＩを製造する工程であって、この工程をＫ回繰り返す工程と、その後Ｋ枚の薄板を積層する工程と、スライスを相互に接続することを意図しためっきスルーホールを積層体の厚さにかけて形成する工程と、その後ｎ個の３Ｄモジュールを得るために積層体を切断する工程とを含む。 シリコンを含む薄板１０は、絶縁基板を形成する電気的絶縁層によって一方の面１１が被覆されている。 この面は、ｎ個の幾何学的特徴を画定する溝部２０を有しており、これらの特徴には前記面に配置された電気的接続パッド２'に接続された電子素子１が設けられている。 積層作業の後、溝部に合わせて、薄板の面に垂直にホールを開ける。 ホールの大きさは溝部の大きさよりも小さいため、各ウェーハ１０のシリコンはホールの側壁から樹脂により絶縁される。
【選択図】 図２

公开(公告)号：JP2005508763A

公开(公告)日：2005-04-07

申请号：JP2003543098

申请日：2002-10-15

Applicant: 3デー プリュー3D Plus

Inventor： クリスティアン ヴァル

IPC: G02B6/42 ,  B81B7/00 ,  B81B7/02 ,  H01L23/10 ,  H01L23/31 ,  H01L23/34 ,  H01L31/0203 ,  H01L31/024

CPC classification number: B81B7/0041 ,  B81B7/007 ,  G02B6/4201 ,  G02B6/4248 ,  G02B6/4251 ,  H01L23/10 ,  H01L23/315 ,  H01L23/34 ,  H01L31/0203 ,  H01L31/024 ,  H01L2224/16 ,  H01L2924/01057 ,  H01L2924/16152

Abstract: 【課題】本発明は、任意の応力から保護されるコンポーネントの気密カプセル封じのための装置に関する。
【解決手段】コンポーネント（５）は基板（１５）に固定され、該基板は、もう１つの面で接着ボンディング（１６）によって固定される温度調整素子（１７）を支える。 このアセンブリは、接着ボンディング（１３）によって結合された２つの部分（１１，１２）を有するパッケージ内に配置され、該パッケージは、光リンク（６）及び電気的接続体（１８，１４２）用の通路を有する。 それは、パッケージの１つの部分（１１）の突起（１９）によって支持される。 もう１つの部分（１２）には、温度調整電子機器を形成する３次元相互接続ブロック（１４）がボンドされる。 ブロック，パッケージ（１１，１２）並びにリンク及び接続体の最小の長さ（Ｌ）は、鉱物保護層（４'）内にカプセル封じされる。
本発明は、光電子コンポーネント及びＭＥＭＳコンポーネントに特に適する。

公开(公告)号：JP6388427B2

公开(公告)日：2018-09-12

申请号：JP2011541475

申请日：2009-12-18

Applicant: トロワデー、プリュ ,  3D PLUS

Inventor： ヴァル、クリスチャン ,  クルデルク、パスカル ,  ヴァル、アレクサンドル

IPC: H01L23/12 ,  H05K3/32

CPC classification number: H01L21/6835 ,  H01L24/29 ,  H01L24/81 ,  H01L24/83 ,  H01L24/96 ,  H01L2221/68377 ,  H01L2224/04105 ,  H01L2224/13139 ,  H01L2224/16 ,  H01L2224/2919 ,  H01L2224/29298 ,  H01L2224/81201 ,  H01L2224/81801 ,  H01L2224/838 ,  H01L2924/00011 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01058 ,  H01L2924/01061 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/0781 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/30107 ,  H05K1/141 ,  H05K1/185 ,  H05K3/321 ,  H05K2203/1469 ,  Y10T29/4913 ,  Y10T29/49144 ,  Y10T29/49146 ,  H01L2924/00 ,  H01L2224/29099 ,  H01L2224/29199 ,  H01L2224/29299 ,  H01L2224/2929 ,  H01L2224/0401

公开(公告)号：JP5732696B2

公开(公告)日：2015-06-10

申请号：JP2012514490

申请日：2010-06-14

Applicant: トロワデー、プリュ ,  3D PLUS

Inventor： ヴァル、クリスティアン

IPC: H01L23/12

CPC classification number: H01L21/568 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/24 ,  H01L24/96 ,  H01L2224/04105 ,  H01L2224/24137 ,  H01L2924/01079 ,  H01L2924/12042 ,  H01L2924/1461 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/30107

公开(公告)号：JP2010502006A

公开(公告)日：2010-01-21

申请号：JP2009525001

申请日：2007-08-03

Applicant: トロワデー、プリュ3D Plus

Inventor： クリスチャン、バル

IPC: H01L25/10 ,  H01L25/11 ,  H01L25/18

CPC classification number: H01L22/32 ,  H01L21/563 ,  H01L21/6835 ,  H01L21/6836 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68359 ,  H01L2221/68368 ,  H01L2221/68386 ,  H01L2224/73203 ,  H01L2225/06513 ,  H01L2225/06551 ,  H01L2225/06572 ,  H01L2924/01019 ,  H01L2924/01068 ,  H01L2924/01079 ,  H01L2924/1461 ,  Y10T29/49004 ,  H01L2924/00

Abstract: 本発明はｎ個の３次元モジュールの集合的製作に関する。 それは、
シリコンを含む厚さがe
ｓ である同一の薄い平らなウェーハ（１０）の上に一群のｎ個のダイｉを製作するステップであって、該ウェーハは、１つの面上が、テスト端子と呼ばれる電気接続端子（２０）でカバーされ、そして次に、絶縁基板を形成し、かつ厚さがe
ｉ の薄い電気絶縁層（４）を通じてテスト端子（２０）に接続される接続端子（２）を含む少なくとも１つのシリコンの電子素子（１１）を備えた前記絶縁層でカバーされ、素子間の空間を満たす、厚さがe
ｒ の絶縁樹脂（６）で素子がコーティングされ、そのとき、Ｌ１の幅とe
ｉ ＋e
ｒ ＜Ｐ１＜e
ｉ ＋e
ｒ ＋e
ｓ であるような深さＰ１とを有する第１の溝（３０）により互いに分離され、素子（２）の接続端子が溝（３０）と同一平面のトラック（３）に接続されている、ステップと、
Ｂ１）素子側の面上に粘着性の支持体（４０）を堆積するステップと、
Ｃ１）テスト端子（２０）を露出するように、シリコンウェーハ（１０）を除去するステップと、
Ｄ１）テスト端子（２０）を経由してウェーハの素子を電気的に試験し、そして有効な素子（１１'）及び／又は不良の素子をマーキングするステップと、
Ｅ１）ダイ（５０）を接着フィルム（４１）の上へ移動するステップであって、各ダイが、テスト端子（２０）及び少なくとも１つのトラック（３）に接続された有効な素子（１１'）と、絶縁樹脂（６）と、絶縁層（４）とを備え、ダイ同士が、有効な素子（１１'）の接続トラック（３）が同一平面にある、幅がＬ２の第２の溝（３１）によって分離されている、ステップとを含む。
Ｋ回繰り返されるこのステップには、ダイを共に接続するように意図された、Ｋ個のウェーハを積み重ね、スタックの厚み内に金属化された穴を形成するステップと、次にｎ個の３次元モジュールを得るためにスタックを切り分けるステップとが続く。

公开(公告)号：JP2008513986A

公开(公告)日：2008-05-01

申请号：JP2007531739

申请日：2005-09-07

Applicant: トロワデー、プリュ3D Plus

Inventor： オリビエ、リニエ ,  クリスチャン、バル ,  レジ、ボカジェ

IPC: H01L23/12 ,  H01L21/60

CPC classification number: H01L23/3128 ,  H01L23/367 ,  H01L23/3677 ,  H01L23/49838 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/32145 ,  H01L2224/48227 ,  H01L2224/49113 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/01087 ,  H01L2924/15311 ,  H01L2924/181 ,  H05K1/0201 ,  H05K1/111 ,  H05K1/112 ,  H05K3/4641 ,  H05K2201/09718 ,  H05K2201/09745 ,  H05K2201/09781 ,  H05K2203/165 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本発明は、熱分配器を組み込んだ電子デバイスに関するものであり、特に、１つ以上の素子のレベルを有するプラスチックパッケージ型式のデバイスに適用される。 本発明によれば、例えばパッケージ型式の電子デバイスに、接続表面（２２）上に分布されるパッド（１１）が外部接続用として装備される。 この電子デバイスは、該接続表面に平行に配置される不均等構造の熱伝導プレート（２３）を含み、これによって、デバイスが所定の外部温度に曝露された時に、各外部接続パッドに、接続表面上のその位置に応じて、制御された熱量を供給することが可能になる。 デバイスがプリント回路型式の支持体（２０）を含むパッケージである場合は、伝導プレートが、該支持体の内部の層を有利に構成するであろう。
【選択図】図５Ａ