公开(公告)号：WO2004004002A1

公开(公告)日：2004-01-08

申请号：PCT/DE2003/001955

申请日：2003-06-12

Applicant: INFINEON TECHNOLOGIES AG ,  BAUER, Robert ,  ERTLE, Werner ,  FROHNMÜLLER, Till ,  GOLLER, Bernd ,  GREIDERER, Reinhard ,  NAGLER, Oliver ,  SCHMECKEBIER, Olaf ,  STADLER, Wolfgang

Inventor： BAUER, Robert ,  ERTLE, Werner ,  FROHNMÜLLER, Till ,  GOLLER, Bernd ,  GREIDERER, Reinhard ,  NAGLER, Oliver ,  SCHMECKEBIER, Olaf ,  STADLER, Wolfgang

IPC: H01L23/485

CPC classification number: H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2224/056 ,  H01L2224/05684 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/0101 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01042 ,  H01L2924/01047 ,  H01L2924/01068 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/13091 ,  H01L2924/19043 ,  H01L2924/3025 ,  H01L2924/00

Abstract: Die Erfindung betrifft eine integrierte Halbleiterstruktur mit einem Substrat (1),mindestens einem auf dem Substrat (1) liegenden Halbleiterelement (2), einem Padmetall (3) mit einer Fläche (F), einer Vielzahl von Metallschichten (4.x), die zwischen dem Padmetall (3) und dem Substrat (1) liegen und einer Vielzahlvon Isolationsschichten (5.y), die die Metallschichten (4.x) voneinander trennen,wobei das Padmetall (3) sich zumindest über einen Teil des mindestens einenHalbleiterelementes (2) erstreckt.Die Erfindung zeichnet sich dadurch aus, dass, unterhalb der Fläche (F) desPadmetalls (3), zumindest die obersten beiden Metallschichten (4.x, 4.x-1)eine Struktur aufweisen, die jeweils mindestens zwei nebeneinanderliegendeLeiterbahnen (4.x.z, 4.x-1.z) enthalten.

Abstract translation: 本发明涉及一种集成半导体结构，其包括衬底（1），在基片上位于至少一（1）的半导体元件（2），一个焊盘金属（3），其具有表面（F），多个金属层（4.x的），则 焊盘金属（3）与基板（1）之间，并且多个绝缘层（5.y）中，金属层（4.x的）彼此分离，其中，所述焊盘金属（3）在所述至少一个半导体元件的至少一个部分（2 ）erstreckt.Die发明的特征在于，所述表面（F）desPadmetalls（3）所示，至少顶部的两个金属层（4.x中，具有结构（在每种情况下4.x的-1）的至少两个相邻的导体路径4 .xz，4.x的1.Z）包括在内。

公开(公告)号：WO2004015773A3

公开(公告)日：2004-04-29

申请号：PCT/DE0302544

申请日：2003-07-29

Applicant: INFINEON TECHNOLOGIES AG ,  ERTLE WERNER ,  GOLLER BERND ,  HORN MICHAEL ,  KOTHE BERND

Inventor： ERTLE WERNER ,  GOLLER BERND ,  HORN MICHAEL ,  KOTHE BERND

IPC: H01L23/58

CPC classification number: H01L24/06 ,  H01L22/32 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0392 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/4943 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01052 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: The invention relates to an arrangement of contact surfaces (1) and testing surfaces (2) on a structured semiconductor chip (3). The contact surfaces (1) and testing surfaces (2) are electrically connected to one another via a conducting web (4). While the contact surfaces (1) are arranged in a first area (5) that does not contain any components of an integrated circuit, the testing surfaces (2) are located in a second area (7) of the upper side of the semiconductor chip (3) that contains components (6) of an integrated circuit.

Abstract translation: 本发明涉及一种接触区域（1）和测试区（2）的图案化的上半导体芯片（3）的布置。 的接触表面（1）和所述测试表面（2）是通过传导网络电连接到彼此（4）。 半导体芯片（3），该部件的顶部的，而接触面（1）是在第一区域（5），它没有集成电路的部件，布置，测试表面（2）位于第二区域（7）（6 ）的集成电路具有。

公开(公告)号：WO2004015773A2

公开(公告)日：2004-02-19

申请号：PCT/DE2003/002544

申请日：2003-07-29

Applicant: INFINEON TECHNOLOGIES AG ,  ERTLE, Werner ,  GOLLER, Bernd ,  HORN, Michael ,  KOTHE, Bernd

Inventor： ERTLE, Werner ,  GOLLER, Bernd ,  HORN, Michael ,  KOTHE, Bernd

IPC: H01L23/58

CPC classification number: H01L24/06 ,  H01L22/32 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0392 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/4943 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01052 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: Die Erfindung betrifft ein Anordnung von Kontaktflächen (1) und Prüfflächen (2) auf strukturierten Halbleiterchip (3). Die Kontaktflächen (1) und die Prüfflächen (2) sind über einen Leitungssteg (4) elektrisch miteinander verbunden. Während die Kontaktflächen (1) in einem ersten Bereich (5), der keine Komponenten einer integrierten Schaltung aufweist, angeordnet sind, liegen die Prüfflächen (2) in einem zweiten Bereich (7) der Oberseite des Halbleiterchips (3), der Komponenten (6) einer integrierten Schaltung aufweist.

Abstract translation: 本发明涉及结构化半导体芯片（3）上的接触表面（1）和表面（2）的布置。 接触表面（1）和表面（2）经由导体网（4）彼此电连接。 尽管接触表面（1）被布置在不具有集成电路的组件的第一区域（5）中，但探针（2）位于半导体芯片的顶侧的第二区域（7） （3）包括集成电路的组件（6）。

公开(公告)号：US08753901B2

公开(公告)日：2014-06-17

申请号：US13192974

申请日：2011-07-28

Applicant: Ertle Werner ,  Bernd Goller ,  Michael Horn ,  Bernd Kothe

Inventor： Ertle Werner ,  Bernd Goller ,  Michael Horn ,  Bernd Kothe

IPC: H01L21/66 ,  G01R31/26

CPC classification number: H01L24/06 ,  H01L22/32 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0392 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/48463 ,  H01L2224/4847 ,  H01L2224/4943 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/0102 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01052 ,  H01L2924/01057 ,  H01L2924/01068 ,  H01L2924/01073 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: The invention relates to an arrangement of contact areas and test areas on patterned semiconductor chips. The contact areas and the test areas are electrically connected to one another via a conduction web. Whereas the contact areas are arranged in a first region, which has no components of an integrated circuit, the test areas lie in a second region of the top side of the semiconductor chip, which region has components of an integrated circuit.

Abstract translation: 本发明涉及图案化半导体芯片上的接触区域和测试区域的布置。 接触区域和测试区域通过传导网彼此电连接。 而接触区域布置在没有集成电路的部件的第一区域中，测试区域位于半导体芯片的顶侧的第二区域中，该区域具有集成电路的部件。