公开(公告)号：WO2011107373A1

公开(公告)日：2011-09-09

申请号：PCT/EP2011/052575

申请日：2011-02-22

Applicant: SAINT GOBAIN GLASS FRANCE ,  HARTWICH, Jessica ,  KARG, Franz

Inventor： HARTWICH, Jessica ,  KARG, Franz

IPC: C03C17/00 ,  B65G49/00 ,  C23C16/54 ,  H01L31/20 ,  C23C16/50 ,  C23C14/50 ,  C23C14/56

CPC classification number: C23C14/56 ,  B65G49/063 ,  C23C14/50 ,  H01L31/0322 ,  Y02E10/541

Abstract: Die vorliegende Erfindung betrifft eine Vorrichtung zum Prozessieren von Substraten in einer Prozessierungsanlage mit zumindest einem in zumindest einem Prozessbereich angeordneten Prozesswerkzeug, welche im Prozessbereich zwei gegenüberliegend angeordnete Substratebenen aufweist, die zumindest annähernd senkrecht ausgerichtet sind, wobei die Vorrichtung angepasst ist, zumindest zwei Substrate gleichzeitig im Prozessbereich mit dem Prozesswerkzeug zu prozessieren, wobei die Substrate in den Substratebenen so anordenbar sind, dass Beschichtungen der Substrate aufeinanderzuweisen und zumindest während der Prozessierung zwischen den Substraten ein quasi-geschlossener Prozessraum ausgebildet wird. Sie betrifft weiterhin ein Verfahren zum Prozessieren von beschichteten Substraten in einer Prozessierungsanlage, bei dem die Substrate Beschichtungen aufweisen und die Substrate jeweils so gegenüberliegend angeordnet werden, dass die Beschichtungen der Substrate aufeinanderzuweisen und zumindest während der Prozessierung zwischen den Substraten ein quasi-geschlossener Prozessraum zwischen den Substraten ausgebildet wird.

Abstract translation: 本发明涉及一种设置在具有在所述处理区域两个相对设置的衬底的水平，这是至少近似垂直地定向的至少一个处理区域的处理工具，其中所述装置被在同时适于至少两个基底用于与至少一个一Prozessierungsanlage处理基板的设备 处理区域与处理工具处理，是在基板的平面的是，基片的涂层依次分配，并且至少在所述基板之间的加工过程中，以便定位在基板上，形成一个准封闭的加工空间。 本发明还涉及一种用于处理在一个Prozessierungsanlage涂布的基材，其中所述基材具有涂层和基板各自彼此相对设置，该衬底的涂层依次分配，并且至少在所述基板之间的处理期间，之间的准密闭处理空间 基板上形成。

公开(公告)号：WO2004038770A3

公开(公告)日：2004-09-23

申请号：PCT/DE0303355

申请日：2003-10-10

Applicant: INFINEON TECHNOLOGIES AG ,  BREDERLOW RALF ,  HARTWICH JESSICA ,  PACHA CHRISTIAN ,  ROESNER WOLFGANG ,  SCHULZ THOMAS

Inventor： BREDERLOW RALF ,  HARTWICH JESSICA ,  PACHA CHRISTIAN ,  ROESNER WOLFGANG ,  SCHULZ THOMAS

IPC: H01L21/336 ,  H01L21/8242 ,  H01L21/84 ,  H01L27/06 ,  H01L27/108 ,  H01L27/12 ,  H01L29/786 ,  H01L21/02

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/0629 ,  H01L27/108 ,  H01L27/10805 ,  H01L27/10823 ,  H01L27/10826 ,  H01L27/1085 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/1211 ,  H01L27/13 ,  H01L28/60 ,  H01L29/66795

Abstract: Disclosed is an integrated circuit arrangement (120), among others, comprising a transistor (122), preferably a FinFET, and a capacitor (124). The lower electrode of the capacitor (124) is disposed within an SOl substrate along with a channel section of the transistor (122). The inventive circuit arrangement (120) is easy to produce and has excellent electronic properties.

Abstract translation: 进行了说明，除其他外，集成电路装置（120）包括一个晶体管（122），优选地为所谓的FinFET，和电容器（124）。 电容器（124）的下部电极与在SOI衬底的晶体管（122）的沟道区布置在一起。 所述的电路装置（120）是容易制造并具有优良的电子特性。

公开(公告)号：WO2004038802A2

公开(公告)日：2004-05-06

申请号：PCT/DE2003/003354

申请日：2003-10-10

Applicant: INFINEON TECHNOLOGIES AG ,  BREDERLOW, Ralf ,  HARTWICH, Jessica ,  PACHA, Christian ,  RÖSNER, Wolfgang ,  SCHULZ, Thomas

Inventor： BREDERLOW, Ralf ,  HARTWICH, Jessica ,  PACHA, Christian ,  RÖSNER, Wolfgang ,  SCHULZ, Thomas

IPC: H01L27/12

CPC classification number: H01L27/1085 ,  H01L21/84 ,  H01L27/10805 ,  H01L27/1203

Abstract: Erläutert wird unter anderem eine integrierte Schaltungsanordnung (140), die einen vorzugsweise planaren Transistor (142) und einen Kondensator (144) enthält. Die untere Elektrode des Kondensators (144) ist gemeinsam mit einem Kanalbereich des Transistors (142) in einem SOI-Substrat angeordnet. Die Schaltungsanordnung (140) ist einfach herzustellen und hat hervorragende elektronische Eigenschaften.

Abstract translation: 进行了说明，除其他外，其包含优选的平面型晶体管（142）和电容器（144）的集成电路装置（140）。 电容器（144）的下部电极与在SOI衬底的晶体管（142）的沟道区布置在一起。 所述电路（140）是易产生并具有优异的电子性质。

公开(公告)号：WO2004059738A1

公开(公告)日：2004-07-15

申请号：PCT/EP2003/014473

申请日：2003-12-18

Applicant: INFINEON TECHNOLOGIES AG ,  DREESKORNFELD, Lars ,  HARTWICH, Jessica ,  HOFMANN, Franz ,  KRETZ, Johannes ,  SPECHT, Michael

Inventor： DREESKORNFELD, Lars ,  HARTWICH, Jessica ,  HOFMANN, Franz ,  KRETZ, Johannes ,  SPECHT, Michael

IPC: H01L27/115

CPC classification number: H01L29/42384 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/66795 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/792

Abstract: Die Erfindung betrifft eine Fin-Feldeffekttransistor-Speicherzelle (200), eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle. Die Fin-Feldeffekttransistor-Speicherzelle enthält einen ersten (201) und einen zweiten (202) Source-/Drain-Bereich sowie einen Gate-Bereich. Ferner weist die Speicherzelle eine den Kanal-Bereich aufweisende Halbleiter-Finne (204) zwischen dem ersten und dem zweiten Source-/Drain-Bereich auf. Darüber hinaus ist eine Ladungsspeicherschicht (207, 208) bereitgestellt, die zumindest teilweise auf dem Gate-Bereich angeordnet ist. Ein Wortleitungs-Bereich (205, 206) ist auf zumindest einem Teil der Ladungsspeicherschicht angeordnet. Die Ladungsspeicherschicht ist derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Fin-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.

Abstract translation: 本发明涉及一种鳍式场效应晶体管存储器单元（200），鳍式场效应晶体管存储器单元装置和用于制造鳍式场效应晶体管存储器单元的方法。 所述鳍式场效应晶体管存储器单元包括：第一（201）和第二（202）源极/漏极区和栅极区。 此外，所述存储器单元包括具有第一和第二源极/漏极区域之间的半导体鳍片（204）的沟道区。 此外，电荷存储层（207，208）被设置为至少部分地布置在所述栅极区。 字线区域（205，206）设置在所述电荷存储层的至少一部分。 电荷存储层被设置为使得，通过施加预定的电势被选择性地引入或可拆卸地连接到在所述电荷存储层的电荷载流子的鳍式场效应晶体管存储器单元的装置。

公开(公告)号：WO03005369A3

公开(公告)日：2003-04-17

申请号：PCT/DE0202379

申请日：2002-07-01

Applicant: INFINEON TECHNOLOGIES AG ,  HARTWICH JESSICA ,  KRETZ JOHANNES ,  LUYKEN RICHARD JOHANNES ,  ROESNER WOLFGANG

Inventor： HARTWICH JESSICA ,  KRETZ JOHANNES ,  LUYKEN RICHARD JOHANNES ,  ROESNER WOLFGANG

IPC: B82B1/00 ,  G11C11/21 ,  G11C13/02 ,  H01L51/00 ,  H01L51/30 ,  H01L51/40 ,  H01L51/20

CPC classification number: G11C13/0019 ,  B82Y10/00 ,  G11C13/0014 ,  H01L51/0048 ,  H01L51/005 ,  H01L51/0052 ,  H01L51/0093 ,  H01L51/0595

Abstract: The invention relates to a molecular electronics arrangement comprising a substrate, at least one first strip conductor having a surface and being arranged in or on the substrate, a spacer which is arranged on the surface of the at least one first strip conductor and which partially covers the surface of the at least one first strip conductor, and at least one second strip conductor which is arranged on the spacer and comprises a surface which faces the surface of the at least one first strip conductor in a plane manner. The spacer partially covers the surface of the at least one second strip conductor, and defines a pre-determined distance between the at least one first strip conductor and the at least one second strip conductor. The inventive molecular electronics arrangement also comprises molecular electronics molecules which are arranged between a free region of the surface of the at least one first strip conductor and a free region of the surface of the at least one second strip conductor, the length of said molecules being essentially equal to the distance between the at least one first strip conductor and the at least one second strip conductor. The invention also relates to a method for producing a molecular electronics arrangement.

Abstract translation: 本发明涉及一种分子电子装置的至少一个第一互连配置间隔物的表面上具有基片，至少一个第一互连，其具有表面和被布置在衬底中或上，一个其中至少一个的表面上 第一导体部分覆盖，设置在间隔件第二互连，其具有表面，该表面至少相对的第一配线面的表面，其中所述间隔，所述至少一个第二互连的表面部分地覆盖至少一个，并且其中，由所述间隔件的装置的预定 所述至少一个第一互连和所述至少限定一个第二导体轨道之间的距离，以及之间的至少一个第一互连件的表面的暴露部分和所述至少一个第二表面的未覆盖区域 导体排列的分子电子分子，其长度基本上等于至少一个第一导体迹线和至少一个第二导体迹线之间的距离。 此外，提供了用于制造分子电子器件的方法。

公开(公告)号：WO2003005369A2

公开(公告)日：2003-01-16

申请号：PCT/DE2002/002379

申请日：2002-07-01

Applicant: INFINEON TECHNOLOGIES AG ,  HARTWICH, Jessica ,  KRETZ, Johannes ,  LUYKEN, Richard, Johannes ,  RÖSNER, Wolfgang

Inventor： HARTWICH, Jessica ,  KRETZ, Johannes ,  LUYKEN, Richard, Johannes ,  RÖSNER, Wolfgang

IPC: G11C13/02

CPC classification number: G11C13/0019 ,  B82Y10/00 ,  G11C13/0014 ,  H01L51/0048 ,  H01L51/005 ,  H01L51/0052 ,  H01L51/0093 ,  H01L51/0595

Abstract: Die Erfindung betrifft eine Molekularelektronik-Anordnung mit einem Substrat, mindestens einer ersten Leiterbahn, die eine Oberfläche aufweist, und die in bzw. auf dem Substrat angeordnet ist, einem auf der Oberfläche der mindestens einen ersten Leiterbahn angeordneten Abstandshalter, der die Oberfläche der mindestens einen ersten Leiterbahn teilweise bedeckt, mindestens einer auf dem Abstandshalter angeordneten zweiten Leiterbahn, die eine Oberfläche aufweist, die der Oberfläche der mindestens einen ersten Leiterbahn flächig gegenüberliegt, wobei der Abstandshalter die Oberfläche der mindestens einen zweiten Leiterbahn teilweise bedeckt, und wobei mittels des Abstandshalters ein vorgegebener Abstand zwischen der mindestens einen ersten Leiterbahn und der mindestens einen zweiten Leiterbahn definiert ist, sowie zwischen einem freiliegenden Bereich der Oberfläche der mindestens einen ersten Leiterbahn und einem freiliegenden Bereich der Oberfläche der mindestens einen zweiten Leiterbahn angeordneten molekularelektronischen Molekülen, deren Länge im wesentlichen gleich dem Abstand zwischen der mindestens einen ersten Leiterbahn und der mindestens einen zweiten Leiterbahn ist. Ferner ist ein Verfahren zum Herstellen einer Molekularelektronik-Anordnung bereitgestellt.

Abstract translation: 本发明涉及一种分子电子装置的至少一个第一互连配置间隔物的表面上具有基片，至少一个第一互连，其具有表面和被布置在衬底中或上，一个其中至少一个的表面上 第一导体部分覆盖，设置在间隔件第二互连，其具有表面，该表面至少相对的第一配线面的表面，其中所述间隔，所述至少一个第二互连的表面部分地覆盖至少一个，并且其中，由所述间隔件的装置的预定 所述至少一个第一互连和所述至少限定一个第二导体轨道之间的距离，以及之间的至少一个第一互连件的表面的暴露部分和所述至少一个第二表面的未覆盖区域 导体线路设置的分子电子分子，其长度基本上等于所述至少一个第一互连和所述至少一个第二互连之间的距离。 此外，提供了一种用于制造分子电子装置的方法。

公开(公告)号：WO2011104231A1

公开(公告)日：2011-09-01

申请号：PCT/EP2011/052597

申请日：2011-02-22

Applicant: SAINT GOBAIN GLASS FRANCE ,  PALM, Jörg ,  FÜRFANGER, Martin ,  HARTWICH, Jessica ,  JOST, Stefan

Inventor： PALM, Jörg ,  FÜRFANGER, Martin ,  HARTWICH, Jessica ,  JOST, Stefan

IPC: H01L21/673

CPC classification number: B23Q3/00 ,  C23C16/4582 ,  H01L21/67109 ,  H01L21/67346 ,  H01L21/67353 ,  H01L21/67383 ,  H01L31/1876 ,  Y02E10/50 ,  Y02P70/521 ,  Y10T29/49998

Abstract: Die Erfindung betrifft eine Einrichtung zum Ausbilden eines reduzierten Kammerraums, beispielsweise eine Prozessbox oder eine Prozesshaube, welche über eine Vorrichtung zum Positionieren von mindestens zwei Mehrschichtkörpern mit jeweils mindestens einer zu prozessierenden Oberfläche verfügt, wobei die Vorrichtung so ausgebildet ist, dass sich die Mehrschichtkörper gegenüberliegen, wobei die zu prozessierenden Oberflächen voneinander abgewandt sind, so dass die Mehrschichtkörper als eine Mehrschichtkörperanordnung in einer Prozessieranlage prozessierbar sind. Sie betrifft ferner ein Verfahren zum Positionieren von mindestens zwei Mehrschichtkörpern mit jeweils mindestens einer zu prozessierenden Oberfläche, bei welchem die zwei Mehrschichtkörper in einer solchen Einrichtung zum Ausbilden eines reduzierten Kammerraums so angeordnet werden, dass sich Mehrschichtkörper gegenüberliegen, wobei die zu prozessierenden Oberflächen voneinander abgewandt sind, so dass die mindestens zwei Gegenstände als eine Mehrschichtkörperanordnung in einer Prozessieranlage prozessierbar sind.

Abstract translation: 本发明涉及一种设备，用于形成减小的腔室空间，如进程框或哪一个具有一种用于至少两个多层体各自具有至少要被处理表面的定位的过程罩，其中，在形成所述装置，以便将多层体彼此相对， 其中，面对彼此远离待处理的表面，使得所述层叠体是加工为在排列Prozessieranlage的多层体。 它进一步涉及一种方法，对于每个具有至少一个待处理的表面上，其中两个多层体被布置在这样的装置，用于形成减小的室空间，使得多层体彼此相对，所述待处理的表面彼此背对至少两个多层体的定位， 使得至少两个对象加工如在排列Prozessieranlage的多层体。

公开(公告)号：WO2006000189A1

公开(公告)日：2006-01-05

申请号：PCT/DE2005/001095

申请日：2005-06-20

Applicant: INFINEON TECHNOLOGIES AG ,  DREESKORNFELD, Lars ,  HARTWICH, Jessica ,  SCHRÖTER, Rainer ,  STEINLESBERGER, Gernot

Inventor： DREESKORNFELD, Lars ,  HARTWICH, Jessica ,  SCHRÖTER, Rainer ,  STEINLESBERGER, Gernot

IPC: H01L29/423

CPC classification number: H01L29/4908 ,  H01L29/66553 ,  H01L29/66621 ,  H01L29/78696

Abstract: Die Erfindung betrifft eine Schicht-Anordnung mit einem Substrat, mit einer Halbleiter-Schicht auf dem Substrat, mit einem Graben in der Halbleiter-Schicht, mit elektrisch isolierendem Material an den Seitenwänden und am Boden des Grabens und mit Kohlenstoff aufweisendem Material auf dem elektrisch isolierenden Material in dem Graben.

Abstract translation: 本发明涉及一种具有在基板上的半导体层的衬底的层布置，在半导体层中的沟槽具有电在电绝缘在所述沟槽的侧壁和底部，并用碳材料aufweisendem绝缘材料 材料沟槽。

公开(公告)号：WO2004038770A2

公开(公告)日：2004-05-06

申请号：PCT/DE2003/003355

申请日：2003-10-10

Applicant: INFINEON TECHNOLOGIES AG ,  BREDERLOW, Ralf ,  HARTWICH, Jessica ,  PACHA, Christian ,  RÖSNER, Wolfgang ,  SCHULZ, Thomas

Inventor： BREDERLOW, Ralf ,  HARTWICH, Jessica ,  PACHA, Christian ,  RÖSNER, Wolfgang ,  SCHULZ, Thomas

IPC: H01L21/02

CPC classification number: H01L29/785 ,  H01L21/845 ,  H01L27/0629 ,  H01L27/108 ,  H01L27/10805 ,  H01L27/10823 ,  H01L27/10826 ,  H01L27/1085 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10879 ,  H01L27/1211 ,  H01L27/13 ,  H01L28/60 ,  H01L29/66795

Abstract: Erläutert wird unter anderem eine integrierte Schaltungsanordnung (120), die einen Transistor (122), vorzugsweise einen sogenannten FinFET, und einen Kondensator (124) enthält. Die untere Elektrode des Kondensators (124) ist gemeinsam mit einem Kanalbereich des Transistors (122) in einem SOI-Substrat angeordnet. Die Schaltungsanordnung (120) ist einfach herzustellen und hat hervorragende elektronische Eigenschaften.

Abstract translation: 其中，说明包括晶体管（122）（优选所谓的FinFET）和电容器（124）的集成电路装置（120）。 电容器（124）的下电极与SOI衬底中的晶体管（122）的沟道区共同布置。 电路（120）易于制造且具有优异的电子特性。

公开(公告)号：WO2004038802A3

公开(公告)日：2004-09-10

申请号：PCT/DE0303354

申请日：2003-10-10

Applicant: INFINEON TECHNOLOGIES AG ,  BREDERLOW RALF ,  HARTWICH JESSICA ,  PACHA CHRISTIAN ,  ROESNER WOLFGANG ,  SCHULZ THOMAS

Inventor： BREDERLOW RALF ,  HARTWICH JESSICA ,  PACHA CHRISTIAN ,  ROESNER WOLFGANG ,  SCHULZ THOMAS

IPC: H01L21/8242 ,  H01L21/84 ,  H01L27/108 ,  H01L27/12

CPC classification number: H01L27/1085 ,  H01L21/84 ,  H01L27/10805 ,  H01L27/1203

Abstract: Disclosed is an integrated circuit arrangement (140), among others, comprising a preferably planar transistor (142) and a capacitor (144). The lower electrode of the capacitor (144) is disposed within an SOl substrate along with a channel section of the transistor (142). The inventive circuit arrangement (140) is easy to produce and has excellent electronic properties.

Abstract translation: 尤其公开了包含优选平面晶体管（142）和电容器（144）的集成电路装置（140）。 电容器（144）的下电极与SOI衬底中的晶体管（142）的沟道区共同布置。 电路装置（140）容易制造并具有优异的电子特性。