公开(公告)号：WO2005008725A2

公开(公告)日：2005-01-27

申请号：PCT/US2004/021943

申请日：2004-07-08

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  BEDNAR, Thomas, R. ,  GOULD, Scott, W. ,  LACKEY, David, E. ,  STOUT, Douglas, W. ,  ZUCHOWSKI, Paul, S.

Inventor： BEDNAR, Thomas, R. ,  GOULD, Scott, W. ,  LACKEY, David, E. ,  STOUT, Douglas, W. ,  ZUCHOWSKI, Paul, S.

IPC: H01L

CPC classification number: H01L23/5286 ,  G11C5/14 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit having a parent terrain (20) and a hierarchal order of nested voltage islands (22) within the parent terrain. Each of the higher-order voltage island (e.g. 24) are nested within a tower-order voltage island (e.g. 22) and have the same hierarchal structure.

Abstract translation: 具有母地形（20）的集成电路和母地形内的嵌套电压岛（22）的分层次序。 高阶电压岛（例如24）中的每一个嵌套在塔式电压岛（例如22）内并且具有相同的分层结构。

公开(公告)号：WO2008134215A1

公开(公告)日：2008-11-06

申请号：PCT/US2008/059826

申请日：2008-04-10

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  FOREMAN, Eric, A. ,  GRISE, Gary, D. ,  HABITZ, Peter, A. ,  IYENGAR, Vikram ,  LACKEY, David, E. ,  VISWESWARIAH, Chandramouli ,  XIONG, Jinjun ,  ZOLOTOV, Vladimir

Inventor： FOREMAN, Eric, A. ,  GRISE, Gary, D. ,  HABITZ, Peter, A. ,  IYENGAR, Vikram ,  LACKEY, David, E. ,  VISWESWARIAH, Chandramouli ,  XIONG, Jinjun ,  ZOLOTOV, Vladimir

IPC: G11B27/00

CPC classification number: G06F17/5031 ,  G06F2217/10

Abstract: Methods, systems and program products for evaluating an IC chip (130, 200) are disclosed. In one embodiment, the method includes running a statistical static timing analysis (SSTA) of a full IC chip design (132); creating at-functional-speed test (AFST) robust paths (156) for an IC chip (130, 200), the created robust paths (156) representing a non-comprehensive list of AFST robust paths (156) for the IC chip (130, 200); and re-running the SSTA with the SSTA delay model setup (152) based on the created robust paths (156). A process coverage is calculated for evaluation from the SSTA runnings; and a particular IC chip (130, 200) is evaluated based on the process coverage.

Abstract translation: 公开了用于评估IC芯片（130,200）的方法，系统和程序产品。 在一个实施例中，该方法包括运行全IC芯片设计（132）的统计静态时序分析（SSTA）; 创建用于IC芯片（130,200）的功能速度测试（AFST）鲁棒路径（156），所创建的鲁棒路径（156）表示用于IC芯片的AFST鲁棒路径（156）的非全面列表 130,200）; 并且基于所创建的鲁棒路径（156），通过SSTA延迟模型设置（152）重新运行SSTA。 计算过程覆盖率用于从SSTA运行中进行评估; 并且基于处理覆盖来评估特定IC芯片（130,200）。

公开(公告)号：WO2005008725A3

公开(公告)日：2006-11-23

申请号：PCT/US2004021943

申请日：2004-07-08

Applicant: IBM ,  BEDNAR THOMAS R ,  GOULD SCOTT W ,  LACKEY DAVID E ,  STOUT DOUGLAS W ,  ZUCHOWSKI PAUL S

Inventor： BEDNAR THOMAS R ,  GOULD SCOTT W ,  LACKEY DAVID E ,  STOUT DOUGLAS W ,  ZUCHOWSKI PAUL S

IPC: G06F17/50 ,  G06F9/45 ,  H01L20060101 ,  H01L23/528 ,  H01L27/02

CPC classification number: H01L23/5286 ,  G11C5/14 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit comprising: a parent terrain (element 12); and a hierarchal order of nested voltage islands within the parent terrain (element 12), each higher-order voltage island nested (Figure 5, element 32) within a lower-order voltage island (Figure 5), each nested voltage island (Figure 5, element 32) having the same hierarchal structure.

Abstract translation: 一种集成电路，包括：母地形（元件12）; 以及在主地形（元件12）内的嵌套电压岛的层级顺序，在低阶电压岛（图5）内的每个高阶电压岛嵌套（图5，元件32），每个嵌套电压岛（图5 ，元件32）具有相同的层级结构。