公开(公告)号：WO2006057865A2

公开(公告)日：2006-06-01

申请号：PCT/US2005/041392

申请日：2005-11-14

Applicant: INTEL CORPORATION ,  MAGKLIS, Grigorios ,  GONZALEZ, Jose ,  GONZALEZ, Antonio

Inventor： MAGKLIS, Grigorios ,  GONZALEZ, Jose ,  GONZALEZ, Antonio

IPC: G06F9/38

CPC classification number: G06F1/06 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3296 ,  G06F9/3869 ,  Y02D10/126 ,  Y02D10/172

Abstract: A method and apparatus for scaling frequency and operating voltage of at least one clock domain of a microprocessor. More particularly, embodiments of the invention relate to techniques to divide a microprocessor into clock domains and control the frequency and operating voltage of each clock domain independently of the others.

Abstract translation: 一种用于缩放微处理器的至少一个时钟域的频率和工作电压的方法和装置。 更具体地，本发明的实施例涉及将微处理器划分为时钟域并且独立于其他时钟域来控制每个时钟域的频率和工作电压的技术。

公开(公告)号：WO2013101078A8

公开(公告)日：2013-09-06

申请号：PCT/US2011067865

申请日：2011-12-29

Applicant: INTEL CORP ,  GIBERT CODINA ENRIC ,  LATORRE FERNANDO ,  CODINA JOSEP M ,  GOMEZ REQUENA CRISPIN ,  GONZALEZ ANTONIO ,  HYUSEINOVA MEYREM ,  KOTSELIDIS CHRISTOS E ,  LOPEZ PEDRO ,  LUPON MARC ,  MADRILES CARLOS ,  MAGKLIS GRIGORIOS ,  MARCUELLO PEDRO ,  MARTINEZ VICENTE ALEJANDRO ,  MARTINEZ RAUL ,  ORTEGA DANIEL ,  PAVLOU DEMOS ,  STAVROU KYRIAKOS A ,  TOURNAVITIS GEORGIOS ,  XEKALAKIS POLYCHRONIS

Inventor： GIBERT CODINA ENRIC ,  LATORRE FERNANDO ,  CODINA JOSEP M ,  GOMEZ REQUENA CRISPIN ,  GONZALEZ ANTONIO ,  HYUSEINOVA MEYREM ,  KOTSELIDIS CHRISTOS E ,  LOPEZ PEDRO ,  LUPON MARC ,  MADRILES CARLOS ,  MAGKLIS GRIGORIOS ,  MARCUELLO PEDRO ,  MARTINEZ VICENTE ALEJANDRO ,  MARTINEZ RAUL ,  ORTEGA DANIEL ,  PAVLOU DEMOS ,  STAVROU KYRIAKOS A ,  TOURNAVITIS GEORGIOS ,  XEKALAKIS POLYCHRONIS

IPC: G06F9/06 ,  G06F12/08

CPC classification number: G06F12/0815 ,  G06F2212/507

Abstract: Techniques are described for providing an enhanced cache coherency protocol for a multi-core processor that includes a Speculative Request For Ownership Without Data (SRFOWD) for a portion of cache memory. With a SRFOWD, only an acknowledgement message may be provided as an answer to a requesting core. The contents of the affected cache line are not required to be a part of the answer. The enhanced cache coherency protocol may assure that a valid copy of the current cache line exists in case of misspeculation by the requesting core. Thus, an owner of the current copy of the cache line may maintain a copy of the old contents of the cache line. The old contents of the cache line may be discarded if speculation by the requesting core turns out to be correct. Otherwise, in case of misspeculation by the requesting core, the old contents of the cache line may be set back to a valid state.

Abstract translation: 描述了用于为多核处理器提供增强的高速缓存一致性协议的技术，所述多核处理器包括用于高速缓冲存储器的一部分的无数据的所有权投标请求（SRFOWD）。 使用SRFOWD，可以仅提供确认消息作为请求内核的答案。 受影响的缓存行的内容不需要作为答案的一部分。 增强的高速缓存一致性协议可以确保在请求核心的错误配置的情况下存在当前高速缓存行的有效副本。 因此，高速缓存行的当前副本的所有者可以维护高速缓存行的旧内容的副本。 如果请求的核心的猜测证明是正确的，则可以丢弃该高速缓存行的旧内容。 否则，在请求核心发生错误的情况下，可以将高速缓存行的旧内容设置回有效状态。

公开(公告)号：WO2004066092A3

公开(公告)日：2004-08-05

申请号：PCT/US2004/001700

申请日：2004-01-23

Applicant: UNIVERSITY OF ROCHESTER ,  ALBONESI, David ,  SEMERARO, Greg ,  MAGKLIS, Grigorios ,  SCOTT, Michael, L. ,  BALASUBRAMONIAN, Rajeev ,  DWARKADAS, Sandhya

Inventor： ALBONESI, David ,  SEMERARO, Greg ,  MAGKLIS, Grigorios ,  SCOTT, Michael, L. ,  BALASUBRAMONIAN, Rajeev ,  DWARKADAS, Sandhya

IPC: G06F1/04

Abstract: A multiple clock domain (MCD) microarchitecture (100) uses a globally-asynchronous, locally-synchronous (GALS) clocking style. In an MCD microprocessor each functional block (110, 120, 130 and 140) operates with a separately generated clock, and synchronizing circuits ensure reliable inter-domain communication. Thus, fully synchronous design practices are used in the design of each domain.

公开(公告)号：WO2014004220A1

公开(公告)日：2014-01-03

申请号：PCT/US2013/046619

申请日：2013-06-19

Applicant: INTEL CORPORATION ,  SAMUDRALA, Sridhar ,  MAGKLIS, Grigorios ,  LUPON, Marc ,  DITZEL, David R.

Inventor： SAMUDRALA, Sridhar ,  MAGKLIS, Grigorios ,  LUPON, Marc ,  DITZEL, David R.

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F7/4876 ,  G06F7/483 ,  G06F7/485 ,  G06F7/4991 ,  G06F7/49915 ,  G06F7/5443 ,  G06F2207/4802

Abstract: Methods, apparatus, instructions and logic are disclosed providing double rounded combined floating-point multiply and add functionality as scalar or vector SIMD instructions or as fused micro-operations. Embodiments include detecting floating-point (FP) multiplication operations and subsequent FP operations specifying as source operands results of the FP multiplications. The FP multiplications and the subsequent FP operations are encoded as combined FP operations including rounding of the results of FP multiplication followed by the subsequent FP operations. The encoding of said combined FP operations may be stored and executed as part of an executable thread portion using fused-multiply-add hardware that includes overflow detection for the product of FP multipliers, first and second FP adders to add third operand addend mantissas and the products of the FP multipliers with different rounding inputs based on overflow, or no overflow, in the products of the FP multiplier. Final results are selected respectively using overflow detection.

Abstract translation: 公开了提供双向组合浮点乘法和附加功能作为标量或向量SIMD指令或作为融合微操作的方法，装置，指令和逻辑。 实施例包括检测浮点（FP）乘法运算和指定作为FP乘法的源操作数结果的后续FP操作。 FP乘法和随后的FP操作被编码为组合FP操作，包括对FP乘法的结果进行舍入，随后是随后的FP操作。 所述组合FP操作的编码可以作为可执行线程部分的一部分使用融合乘法硬件来存储和执行，所述融合乘法加法器包括用于FP乘法器的乘积的溢出检测，第一和第二FP加法器来添加第三操作数加法尾数， 基于FP乘法器产品中溢出或不溢出的FP乘法器的不同舍入输入的产品。 分别使用溢出检测选择最终结果。

公开(公告)号：WO2013101119A1

公开(公告)日：2013-07-04

申请号：PCT/US2011/067957

申请日：2011-12-29

Applicant: INTEL CORPORATION ,  MAGKLIS, Grigorios ,  CODINA, Josep M. ,  ZILLES, Craig B. ,  NEILLY, Michael ,  SAMUDRALA, Sridhar ,  MARTINEZ VICENTE, Alejandro ,  XEKALAKIS, Polychronis ,  SANCHEZ, F. Jesus ,  LUPON, Marc ,  TOURNAVITIS, Georgios ,  GIBERT CODINA, Enric ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LOPEZ, Pedro ,  MADRILES, Carlos ,  MARCUELLO, Pedro ,  MARTINEZ, Raul ,  ORTEGA, Daniel ,  PAVLOU, Demos ,  STAVROU, Kyriakos A.

Inventor： MAGKLIS, Grigorios ,  CODINA, Josep M. ,  ZILLES, Craig B. ,  NEILLY, Michael ,  SAMUDRALA, Sridhar ,  MARTINEZ VICENTE, Alejandro ,  XEKALAKIS, Polychronis ,  SANCHEZ, F. Jesus ,  LUPON, Marc ,  TOURNAVITIS, Georgios ,  GIBERT CODINA, Enric ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LOPEZ, Pedro ,  MADRILES, Carlos ,  MARCUELLO, Pedro ,  MARTINEZ, Raul ,  ORTEGA, Daniel ,  PAVLOU, Demos ,  STAVROU, Kyriakos A.

IPC: G06F15/76 ,  G06F9/30 ,  G06F9/44

CPC classification number: G06F9/3001 ,  G06F9/30032 ,  G06F9/30087 ,  G06F9/30094 ,  G06F9/30101 ,  G06F9/3842

Abstract: Disclosed is an apparatus and method generally related to controlling a multimedia extension control and status register (MXCSR). A processor core may include a floating point unit (FPU) to perform arithmetic functions; and a multimedia extension control register (MXCR) to provide control bits to the FPU. Further an optimizer may be used to select a speculative multimedia extension status register (SPEC_MXSR) from a plurality of SPEC_MXSRs to update a multimedia extension status register (MXSR) based upon an instruction.

Abstract translation: 公开了一种通常涉及控制多媒体扩展控制和状态寄存器（MXCSR）的装置和方法。 处理器核心可以包括用于执行算术功能的浮点单元（FPU） 以及为FPU提供控制位的多媒体扩展控制寄存器（MXCR）。 此外，优化器可以用于从多个SPEC_MXSR中选择推测性多媒体扩展状态寄存器（SPEC_MXSR），以基于指令来更新多媒体扩展状态寄存器（MXSR）。

公开(公告)号：WO2013101079A1

公开(公告)日：2013-07-04

申请号：PCT/US2011/067866

申请日：2011-12-29

Applicant: INTEL CORPORATION ,  MARTINEZ, Raul ,  GIBERT CODINA, Enric ,  LOPEZ, Pedro ,  TORRENTS LAPUERTA, Marti ,  XEKALAKIS, Polychronis ,  TOURNAVITIS, Georgios ,  STAVROU, Kyriakos, A. ,  PAVLOU, Demos ,  ORTEGA, Daniel ,  MARTINEZ VICENTE, Alejandro ,  MARCUELLO, Pedro ,  MAGKLIS, Grigorios ,  CODINA, Josep M. ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LUPON, Marc ,  MADRILES, Carlos

Inventor： MARTINEZ, Raul ,  GIBERT CODINA, Enric ,  LOPEZ, Pedro ,  TORRENTS LAPUERTA, Marti ,  XEKALAKIS, Polychronis ,  TOURNAVITIS, Georgios ,  STAVROU, Kyriakos, A. ,  PAVLOU, Demos ,  ORTEGA, Daniel ,  MARTINEZ VICENTE, Alejandro ,  MARCUELLO, Pedro ,  MAGKLIS, Grigorios ,  CODINA, Josep M. ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LUPON, Marc ,  MADRILES, Carlos

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F11/3037 ,  G06F11/3409 ,  G06F11/3466 ,  G06F12/0862 ,  G06F2201/86 ,  G06F2201/865 ,  G06F2201/88 ,  G06F2201/885

Abstract: A combination of hardware and software collect profile data for asynchronous events, at code region granularity. An exemplary embodiment is directed to collecting metrics for prefetching events, which are asynchronous in nature. Instructions that belong to a code region are identified using one of several alternative techniques, causing a profile bit to be set for the instruction, as a marker. Each line of a data block that is prefetched is similarly marked. Events corresponding to the profile data being collected and resulting from instructions within the code region are then identified. Each time that one of the different types of events is identified, a corresponding counter is incremented. Following execution of the instructions within the code region, the profile data accumulated in the counters are collected, and the counters are reset for use with a new code region.

Abstract translation: 硬件和软件的组合以代码区域粒度收集用于异步事件的简档数据。 示例性实施例涉及收集在本质上是异步的预取事件的度量。 使用几种替代技术之一来标识属于代码区域的指令，使得为指令设置配置文件位作为标记。 预取数据块的每一行都被类似地标记。 然后识别与正在收集并且由代码区域内的指令产生的简档数据相对应的事件。 每次识别出不同类型的事件之一时，相应的计数器将被递增。 在代码区域中执行指令之后，收集在计数器中累积的简档数据，并且重置计数器以与新的代码区域一起使用。

公开(公告)号：WO2008000858A1

公开(公告)日：2008-01-03

申请号：PCT/ES2006/070093

申请日：2006-06-30

Applicant: INTEL CORPORATION ,  CHAPARRO MONFERRER, Pedro ,  MAGKLIS, Grigorios ,  GONZÁLEZ, José ,  GONZÁLEZ, Antonio

Inventor： CHAPARRO MONFERRER, Pedro ,  MAGKLIS, Grigorios ,  GONZÁLEZ, José ,  GONZÁLEZ, Antonio

IPC: G01R31/02 ,  G01R21/00

CPC classification number: G01R31/025

Abstract: Se describen métodos y aparatos par proporcionar una estimación de la potencia de fugas. En una realización, se utilizan uno o más valores de temperatura detectados (108) y uno o más valores de tensión (110) para determinar la potencia de fugas de un componente de circuito integrado (IC -"integrated circuit"). Se describen también otras realizaciones.

Abstract translation: 本发明涉及用于提供泄漏功率估计的方法和装置。 在一个实施例中，使用一个或多个检测温度值（108）和一个或多个电压值（110）来确定集成电路（IC）组件的泄漏功率。 本发明还涉及其它实施例。

公开(公告)号：WO2006057865A3

公开(公告)日：2006-12-14

申请号：PCT/US2005041392

申请日：2005-11-14

Applicant: INTEL CORP ,  MAGKLIS GRIGORIOS ,  GONZALEZ JOSE ,  GONZALEZ ANTONIO

Inventor： MAGKLIS GRIGORIOS ,  GONZALEZ JOSE ,  GONZALEZ ANTONIO

IPC: G06F9/38 ,  G06F1/12

CPC classification number: G06F1/06 ,  G06F1/3203 ,  G06F1/324 ,  G06F1/3296 ,  G06F9/3869 ,  Y02B60/1217 ,  Y02B60/1285 ,  Y02D10/126 ,  Y02D10/172

Abstract: A method and apparatus for scaling frequency and operating voltage of at least one clock domain of a microprocessor. More particularly, embodiments of the invention relate to techniques to divide a microprocessor into clock domains and control the frequency and operating voltage of each clock domain independently of the others.

Abstract translation: 一种用于缩放微处理器的至少一个时钟域的频率和工作电压的方法和设备。 更具体地说，本发明的实施例涉及将微处理器分成时钟域并独立于每个时钟域来控制每个时钟域的频率和工作电压的技术。

公开(公告)号：WO2004066092B1

公开(公告)日：2005-05-19

申请号：PCT/US2004001700

申请日：2004-01-23

Applicant: UNIV ROCHESTER ,  ALBONESI DAVID ,  SEMERARO GREG ,  MAGKLIS GRIGORIOS ,  SCOTT MICHAEL L ,  BALASUBRAMONIAN RAJEEV ,  DWARKADAS SANDHYA

Inventor： ALBONESI DAVID ,  SEMERARO GREG ,  MAGKLIS GRIGORIOS ,  SCOTT MICHAEL L ,  BALASUBRAMONIAN RAJEEV ,  DWARKADAS SANDHYA

IPC: G06F1/10 ,  G06F1/32 ,  G06F1/04 ,  G06F1/06

CPC classification number: G06F1/324 ,  G06F1/10 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/172

Abstract: A multiple clock domain (MCD) microarchitecture (100) uses a globally-asynchronous, locally-synchronous (GALS) clocking style. In an MCD microprocessor each functional block (110, 120, 130 and 140) operates with a separately generated clock, and synchronizing circuits ensure reliable inter-domain communication. Thus, fully synchronous design practices are used in the design of each domain.

Abstract translation: 多时钟域（MCD）微架构（100）使用全局异步，本地同步（GALS）时钟样式。 在MCD微处理器中，每个功能块（110,120,130和140）以单独生成的时钟操作，并且同步电路确保可靠的域间通信。 因此，在每个域的设计中都使用完全同步的设计实践。

公开(公告)号：WO2013101121A1

公开(公告)日：2013-07-04

申请号：PCT/US2011/067964

申请日：2011-12-29

Applicant: INTEL CORPORATION ,  STAVROU, Kyriakos A. ,  GIBERT CODINA, Enric ,  CODINA, Josep M. ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LOPEZ, Pedro ,  LUPON, Marc ,  MADRILES, Carlos ,  MAGKLIS, Grigorios ,  MARCUELLO, Pedro ,  MARTINEZ VICENTE, Alejandro ,  MARTINEZ, Raul ,  ORTEGA, Daniel ,  PAVLOU, Demos ,  TOURNAVITIS, Georgios ,  XEKALAKIS, Polychronis

Inventor： STAVROU, Kyriakos A. ,  GIBERT CODINA, Enric ,  CODINA, Josep M. ,  GOMEZ REQUENA, Crispin ,  GONZALEZ, Antonio ,  HYUSEINOVA, Mirem ,  KOTSELIDIS, Christos E. ,  LATORRE, Fernando ,  LOPEZ, Pedro ,  LUPON, Marc ,  MADRILES, Carlos ,  MAGKLIS, Grigorios ,  MARCUELLO, Pedro ,  MARTINEZ VICENTE, Alejandro ,  MARTINEZ, Raul ,  ORTEGA, Daniel ,  PAVLOU, Demos ,  TOURNAVITIS, Georgios ,  XEKALAKIS, Polychronis

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F9/3804 ,  G06F9/30047 ,  G06F9/3017 ,  G06F9/3802 ,  G06F9/3806 ,  G06F9/3848 ,  G06F12/0862 ,  G06F2212/452

Abstract: Disclosed is an apparatus and method to manage instruction cache prefetching from an instruction cache. A processor may comprise: a prefetch engine; a branch prediction engine to predict the outcome of a branch; and dynamic optimizer. The dynamic optimizer may be used to control: indentifying common instruction cache misses and inserting a prefetch instruction from the prefetch engine to the instruction cache.

Abstract translation: 公开了一种用于从指令高速缓存管理指令高速缓存预取的装置和方法。 处理器可以包括：预取引擎; 预测分支结果的分支预测引擎; 和动态优化器。 动态优化器可用于控制：识别公共指令高速缓存未命中并将预取引擎的预取指令插入指令高速缓存。