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    INTEGRATED CIRCUIT COMPRISING A HARDWARE CALCULATOR AND CORRESPONDING CALCULATION METHOD
    1.
    发明公开
    INTEGRATED CIRCUIT COMPRISING A HARDWARE CALCULATOR AND CORRESPONDING CALCULATION METHOD 审中-公开

    公开(公告)号：US20230185571A1

    公开(公告)日：2023-06-15

    申请号：US18048757

    申请日：2022-10-21

    Applicant: ST Microelectronics (Grenoble 2) SAS

    Inventor： Valerie Assemat ,  Jeremy Ribeiro De Freitas ,  Edwin Hilkens ,  Isabelle Carnel

    IPC: G06F9/30

    CPC classification number: G06F9/3013 ,  G06F9/3001

    Abstract: In an embodiment an integrated circuit includes a hardware calculator configured to calculate in parallel a first output component Yn−1 of a first rank n−1 and a second output component Yn of a second rank n which is higher than and consecutive to the first rank, according to the formula: Ym=Σk=0N−1bkxm−k, in a series of operations, wherein the hardware calculator includes a first calculation path dedicated to the first output component Yn−1, a second calculation path dedicated to the second output component Yn, wherein, for each operation, a first register is configured to contain a pair of first factors {xi, xi−1} corresponding to terms {bkxm−k}[k;k+1]m=n−1 of an operation in the first path, a second register is configured to contain a pair of second factors {bj, bj+1} corresponding to terms {bkxm−k}[k;k+1]m=n−1 of the operation in the first path, and a third register is configured to contain a pair of second factors {bj+2, bj+3} corresponding to terms {bkxm−k}[k+2;k+3]m=n−1 of the next operation in the first path.

    DIGITAL TO ANALOG CONVERTER
    2.
    发明公开
    DIGITAL TO ANALOG CONVERTER 审中-公开

    公开(公告)号：US20230403019A1

    公开(公告)日：2023-12-14

    申请号：US18314529

    申请日：2023-05-09

    Applicant: ST Microelectronics ( Grenoble 2 ) SAS

    Inventor： Laurent Simony

    IPC: H03M1/08 ,  H04N25/70

    CPC classification number: H03M1/0845 ,  H04N25/70

    Abstract: In an embodiment a digital-to-analog converter includes a plurality of first capacitors, each having a first electrode and a second electrode, wherein the second electrodes are connected together and are connected to an inverting input of a first amplifier stage having its non-inverting input coupled to ground, a plurality of first switches, each of the first capacitors having its first electrode connected to a corresponding one of the first switches, wherein each of the first switches is configured to occupy a first state where the first electrode of a corresponding first capacitor is coupled to a first reference voltage and occupy a second state where the first electrode of the corresponding first capacitor is coupled to a second reference voltage different from the first reference voltage, a capacitive feedback circuit connected between the inverting input and an output of the first amplifier stage, the capacitive feedback circuit including at least one second capacitor and a controller.

    PROCEDE ET DISPOSITIF DE CONTROLE DE LA VITESSE DE RESTITUTION D'UNE SEQUENCE VIDEO NUMERIQUE COMPRESSEE
    4.
    发明专利
    PROCEDE ET DISPOSITIF DE CONTROLE DE LA VITESSE DE RESTITUTION D'UNE SEQUENCE VIDEO NUMERIQUE COMPRESSEE 未知

    公开(公告)号：FR2952783A1

    公开(公告)日：2011-05-20

    申请号：FR0905540

    申请日：2009-11-18

    Applicant: ST MICROELECTRONICS GRENOBLE 2 SAS

    Inventor： BOHRER ROLAND ,  HALLER ROSELYNE ,  LEBLANC SEBASTIEN

    IPC: H04N7/26

    Abstract: L'invention concerne un procédé de restitution d'une séquence de trames vidéo numériques compressées, comprenant des étapes d'attribution à chaque trame une durée d'affichage (DR) déterminée en fonction d'une consigne de vitesse de restitution, décodage de trames de la séquence, et à chaque période d'un signal de synchronisation de trame (Vsync) : si une valeur cumulée de durée d'affichage (CDR) est égale ou supérieure à une valeur de seuil, restitution d'une trame décodée préalablement acquise (CF) et retrait de la valeur de seuil de la valeur cumulée, et si la valeur cumulée est inférieure à la valeur de seuil, acquisition d'une nouvelle trame décodée (NF) et ajout à la valeur cumulée de la durée d'affichage attribuée à la nouvelle trame acquise, jusqu'à ce que la valeur cumulée soit égale ou supérieure à la valeur de seuil, restitution d'une dernière trame décodée acquise, et retrait de la valeur de seuil de la valeur cumulée.

    CAPOT D'ENCAPSULATION POUR BOITIER ELECTRONIQUE ET PROCEDE DE FABRICATION
    5.
    发明专利
    CAPOT D'ENCAPSULATION POUR BOITIER ELECTRONIQUE ET PROCEDE DE FABRICATION 未知

    公开(公告)号：FR3078855A1

    公开(公告)日：2019-09-13

    申请号：FR1852018

    申请日：2018-03-08

    Applicant: ST MICROELECTRONICS GRENOBLE 2 SAS ,  ST MICROELECTRONICS RES & DEVELOPMENT LIMITED

    Inventor： SAXOD KARINE ,  MASTROMAURO NICOLAS ,  CAMPBELL COLIN

    IPC: H05K5/03

    Abstract: Capot d'encapsulation pour boîtier électronique et procédé de fabrication, dans lesquels une paroi frontale (3) d'un corps de capot (2) présente, autour d'un passage traversant (4), une face de montage (6) qui comprend une surface d'appui (7) sur laquelle une face de montage (8) d'un élément optique (5) prend appui et qui comprend au moins un évidement local (9) qui est en retrait par rapport à ladite surface d'appui (7) et qui aménage un espace (11) entre la face de montage de l'élément optique et le fond de l'évidement local et s'étendant au-delà d'un bord de l'élément optique, et dans lesquels une goutte de colle de fixation (16) s'étend localement dans ledit évidement local (9) et présente une portion (16a) couverte par l'élément optique et une portion (16b) découverte située au-delà dudit bord de l'élément optique.

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