公开(公告)号：WO0241399A3

公开(公告)日：2002-08-15

申请号：PCT/EP0112034

申请日：2001-10-17

Applicant: INFINEON TECHNOLOGIES AG ,  MOLL HANS-PETER ,  WICH-GLASEN ANDREAS ,  TRUEBY ALEXANDER

Inventor： MOLL HANS-PETER ,  WICH-GLASEN ANDREAS ,  TRUEBY ALEXANDER

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  Y10S438/928 ,  Y10S438/976

Abstract: The invention relates to a method for producing an integrated semiconductor component (1). At least one isolation trench is formed, a first layer (4) consisting of a non-conductive material is applied by means of a non-conforming deposition process, and a second layer (5) consisting of a non-conductive material is applied at least to the rear side of the semiconductor component by means of a conforming deposition process.

Abstract translation: 本发明公开了用于制造集成半导体器件1，其中，在形成至少一个隔离沟槽的方法中，第一层4由非导电材料由一非共形沉积方法，并通过非导电材料的第二层5涂覆 共形沉积方法，至少施加到半导体器件的背面。

公开(公告)号：WO2003003470A2

公开(公告)日：2003-01-09

申请号：PCT/EP2002/006803

申请日：2002-06-19

Applicant: INFINEON TECHNOLOGIES AG ,  POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L29/78

CPC classification number: H01L29/7851 ,  H01L21/76229 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/66651

Abstract: Es wird ein Transistor bereitgestellt, der in vorteilhafter Weise einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist, nutzt. Die Vergrößerung der Kanalweite kann dabei selbstjustiert ohne die Gefahr von Kurzschlüssen erfolgen. Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß.

Abstract translation: 提供了一种具有其中设置有用于以有利的方式使用的晶体管之间的隔离的传统晶体管的表面的一部分的晶体管。 没有短路的风险的沟道宽度的扩大可进行自对准。 根据本发明的场效应晶体管具有的优点是在有效的大幅增加为河电流ION沟道宽度与先前使用的常规晶体管结构可以确保正在做而不减少可实现的集成密度已经被接受。 因此，河流电流ION可以增加高达50％，例如，在不改变有源区或严重绝缘的布置必须改变。

公开(公告)号：WO2002071474A2

公开(公告)日：2002-09-12

申请号：PCT/EP2002/001786

申请日：2002-02-20

Applicant: INFINEON TECHNOLOGIES AG ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L21/762

CPC classification number: H01L21/76235

Abstract: Die Erfindung betrifft ein Verfahren zum Verbreitern aktiver Halbleitergebiete (2) auf einem Halbleitersubstrat (1), das wenigstens eine Grabenisolation (3) aufweist, mit den Schrit-ten, Abscheiden einer Padoxid-Schicht (5) auf einer Oberflä-che (4) des Halbleitersubstrats (1); Abscheiden einer Pad-nitrid-Schicht (6) auf der Padoxid-Schicht (5); Strukturieren der Padnitrid-Schicht (6) zum Erzeugen wenigstens einer Öff-nung in der Padnitrid-Schicht (6) und Ätzen der wenigstens einen Grabenisolation (3) in der Padoxid-Schicht (5) und in dem Halbleitersubstrat (1).Um die Strukturbreiten aktiver Halbleitergebiete auf einfache und kostengünstige Art im wesentlichen unabhängig von anderen Prozessschritten bei der Herstellung des Bauelements einstel-len zu können, ist das erfindungsgemäße Verfahren gekenn-zeichnet durch selektives Abscheiden einer Epitaxieschicht (7) mit einer vorgegebenen Dicke und Oxidieren der Oberfläche (4) des Halbleitersubstrats (1) zum Erzeugen einer dünnen O-xidschicht (9) für eine Passivierung.

Abstract translation:

本发明涉及一种用于（2）在半导体衬底上加宽的有源半导体区域（1）具有至少一个严重绝缘（3），下裆个，沉积垫氧化物层（5） 在所述半导体衬底（1）的表面（4）上; 在垫氧化物层（5）上沉积垫氮化物层（6）; 用于产生至少一个与Ouml图案化该衬垫氮化物层（6）; FF-电压在垫氮化物层（6）和BEAR tzen所述至少一个严重绝缘（3）在焊盘氧化物层（5）和在所述半导体衬底（1 ）。所有有源半导体区的结构的宽度以简单和成本导航用途独立＆AUML基本上有效的方式，从其他工艺步骤中的设备ngig SET-LEN的制造到k＆ouml;可以是AUML本发明＆;通过选择性地沉积一个标记ROAD方法 外延层（7）具有预定的厚度和氧化表面BEAR表面（4），用于产生d导航用途的半导体衬底（1）的罐O形xidschicht（9）的F导航用途的。R钝化

公开(公告)号：WO2003015159A2

公开(公告)日：2003-02-20

申请号：PCT/EP2002/008247

申请日：2002-07-24

Applicant: INFINEON TECHNOLOGIES AG ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L21/762

CPC classification number: H01L21/76229

Abstract: Die Erfindung betrifft eine Grabenisolation mit einer selbstjustierenden Oberflächenversiegelung und einem Herstellungsverfahren für diese Oberflächenversiegelung. Die Oberflächenversiegelung kann dabei einen Überlappungsbereich der Substratoberfläche bzw. einen zurückgebildeten Bereich, in den sich eine auf der Substratoberfläche ausgebildete elektrisch leitende Schicht erstreckt, aufweisen.

Abstract translation: 本发明涉及具有自对准表面密封件的沟槽隔离以及用于该表面密封件的制造方法。 表面密封件可以具有基板表面的重叠区域或凹陷区域，在基板的表面上形成的导电层延伸到该凹陷区域中

公开(公告)号：WO2003003442A1

公开(公告)日：2003-01-09

申请号：PCT/EP2002/007028

申请日：2002-06-25

Applicant: INFINEON TECHNOLOGIES AG ,  POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L21/336

CPC classification number: H01L29/7854 ,  H01L29/66484 ,  H01L29/66795 ,  H01L29/7831 ,  H01L29/7851

Abstract: Bei dem erfindungsgemäßen Feldeffekttransistor wird das planare Kanalgebiet an der oberen Oberfläche der Erhebung durch zusätzliche vertikale Kanalgebiete an den Seitenflächen der Erhebung in der Weite ausgedehnt. Diese zusätzlichen vertikalen Kanalgebiete schließen sich unmittelbar an das planare Kanalgebiet an (vertical extended channel regions). Der erfindungsgemässe Feldeffekttransistor besitzt den Vorteil, dass eine deutliche Erhöhung der für den Flussstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne dass eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muss. Weiterhin besitzt der erfindungsgemässe Feldeffekttransistor eine geringen Sperrstrom IOFF. Diese Vorteile werden erzielt, ohne dass die Dicke des Gate-Isolators bis in den Bereich des Tunnels von Ladungsträgern oder einer verminderten Stabilität verringert werden muss.

Abstract translation: 根据本发明的场效应晶体管中，平面沟道区域是通过在宽度仰角的侧表面上的附加的垂直沟道区域延伸到凸块的上表面上。 这些额外的垂直沟道区域直接邻接（垂直扩展的通道的区域）的平面沟道区。 根据本发明的场效应晶体管具有的优点是在有效的大幅增加为河电流ION沟道宽度与先前使用的常规晶体管结构可以确保正在做而不减少可实现的集成密度已经被接受。 此外，本发明的场效应晶体管具有小的截止电流Ioff。 这些优点而无需在栅极绝缘体的厚度达到应达载体的隧道的面积或降低的稳定性降低。

公开(公告)号：WO2002101824A2

公开(公告)日：2002-12-19

申请号：PCT/DE2002/002046

申请日：2002-06-05

Applicant: INFINEON TECHNOLOGIES AG ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L21/8242

CPC classification number: H01L27/10867 ,  H01L27/10832 ,  H01L27/10873

Abstract: Es wird eine Speicherzelle (10) mit einem Auswahltransistor (60) und einem Grabenkondensator (30) gebildet. Der Grabenkondensator (30) ist mit einer leitfähigen Grabenfüllung (35) gefüllt, auf der eine isolierende Deckschicht (40) angeordnet ist. Die isolierende Deckschicht wird seitlich, ausgehend von dem Substrat (15), mit einer selektiv aufgewachsenen Epitaxieschicht (45) überwachsen. In der selektiv aufgewachsenen Epitaxieschicht (45) wird der Auswahltransistor (60) gebildet und umfasst dabei ein Source-Gebiet (65), das mit dem Grabenkondensator (30) zu verbinden ist, und ein Drain-Gebiet (70), das mit einer Bitleitung zu verbinden ist. Die Junction-Tiefe des Source-Gebiets (65) wird nun so gewählt, dass das Source-Gebiet (65) bis an die isolierende Deckschicht (40) heranreicht. Optional kann dazu die Dicke (50) der Epitaxieschicht (45) mittels einer Oxidation und einer nachfolgenden Ätzung auf eine geeignete Dicke reduziert werden. Nachfolgend wird durch das Source-Gebiet (65) hindurch ein Kontaktgraben (95) bis zu der leitfähigen Grabenfüllung (35) geätzt, der mit einem leitfähigen Kontakt (90) gefüllt wird und die leitfähige Grabenfüllung (35) elektrisch mit dem Source-Gebiet (65) verbindet.

Abstract translation: 形成有具有选择晶体管（60）和一个电容器严重（30）的存储单元（10）。 坟墓电容器（30）被填充有导电填充严重（35），在其上的绝缘层（40）被布置。 覆盖绝缘层是横向地，从基板（15）配有一个选择性地生长外延层（45）生长开始。 在选择晶体管的选择性生长的外延层（45）（60）形成，并且在这种情况下包括连接到位线的源极区（65）以与严重电容器（30）连接，并且漏极区域（70） 要被连接的。 源极区（65）的结深度现在被选择为使得源极区（65）延伸直到所述绝缘覆盖层（40）。 任选地，通过氧化和随后的蚀刻的装置的外延层（45）的厚度（50）可以减少到适当的厚度。 接着，通过接触沟槽（95），以在导电严重填充所述源极区（65）（35）被蚀刻时，其被填充有导电接触（90）和所述导电严重填充（35）电性（与源极区域 65）连接。

公开(公告)号：WO02101824A3

公开(公告)日：2003-08-28

申请号：PCT/DE0202046

申请日：2002-06-05

Applicant: INFINEON TECHNOLOGIES AG ,  RICHTER FRANK ,  TEMMLER DIETMAR ,  WICH-GLASEN ANDREAS

Inventor： RICHTER FRANK ,  TEMMLER DIETMAR ,  WICH-GLASEN ANDREAS

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10867 ,  H01L27/10832 ,  H01L27/10873

Abstract: A memory cell (10) is embodied with a selection transistor (60) and a trench capacitor (30). The trench capacitor (30) is filled with a conducting trench filling (35), upon which an insulating cover layer (40) is arranged. A selectively grown epitaxial layer (45) is laterally grown over the insulating cover layer, starting from the substrate (15). The selection transistor (60) is embodied in the selectively grown epitaxial layer (45) and comprises a source region (65), for connection to the trench capacitor (30) and a drain region (70) for connection to a bitline. The junction depth of the source region (65) is selected such that the source region (65) extends as far as the insulating cover layer (40). In addition the thickness (50) of the epitaxial layer (45) may be optionally reduced to a suitable thickness by means of an oxidation and a subsequent etching. A contact trench (95) is then etched through the source region (65) as far as the conducting trench filling (35), which is filed with a conducting contact (90) and the conducting trench filling (35) electrically connected to the source region (65).

Abstract translation: 形成有具有选择晶体管（60）和一个电容器严重（30）的存储单元（10）。 坟墓电容器（30）被填充有导电填充严重（35），在其上的绝缘层（40）被布置。 覆盖绝缘层是横向地，从基板（15）配有一个选择性地生长外延层（45）生长开始。 在选择晶体管的选择性生长的外延层（45）（60）形成，并且在这种情况下包括连接到位线的源极区（65）以与严重电容器（30）连接，并且漏极区域（70） 要被连接的。 源极区（65）的结深度现在被选择为使得源极区（65）延伸直到所述绝缘覆盖层（40）。 任选地，通过氧化和随后的蚀刻的装置的外延层（45）的厚度（50）可以减少到适当的厚度。 接着，通过接触沟槽（95），以在导电严重填充所述源极区（65）（35）被蚀刻时，其被填充有导电接触（90）和所述导电严重填充（35）电性（与源极区域 65）连接。

公开(公告)号：WO2003003470A3

公开(公告)日：2003-01-09

申请号：PCT/EP2002/006803

申请日：2002-06-19

Applicant: INFINEON TECHNOLOGIES AG ,  POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

Inventor： POPP, Martin ,  RICHTER, Frank ,  TEMMLER, Dietmar ,  WICH-GLASEN, Andreas

IPC: H01L29/78

Abstract: Es wird ein Transistor bereitgestellt, der in vorteilhafter Weise einen Teil der Fläche, die bei herkömmlichen Transistoren für die Isolation zwischen den Transistoren vorgesehen ist, nutzt. Die Vergrößerung der Kanalweite kann dabei selbstjustiert ohne die Gefahr von Kurzschlüssen erfolgen. Der erfindungsgemäße Feldeffekttransistor besitzt den Vorteil, daß eine deutliche Erhöhung der für den Flußstrom ION wirksamen Kanalweite gegenüber bisher verwendeten, konventionellen Transistorstrukturen gewährleistest werden kann, ohne daß eine Verringerung der erzielbaren Integrationsdichte hingenommen werden muß. So läßt sich beispielsweise der Flußstrom ION um bis 50% steigern, ohne daß die Anordnung der aktiven Gebiete bzw. der Grabenisolation verändert werden muß.

公开(公告)号：WO2003083931A1

公开(公告)日：2003-10-09

申请号：PCT/EP2003/002832

申请日：2003-03-18

Applicant: INFINEON TECHNOLOGIES AG ,  POPP, Martin ,  WICH-GLASEN, Andreas

Inventor： POPP, Martin ,  WICH-GLASEN, Andreas

IPC: H01L21/60

CPC classification number: H01L21/76897 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/28247 ,  H01L21/76888

Abstract: Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Mehrzahl von ungefähr gleich hohen und gleich beabstandeten Gatestapeln (GS1, GS2, GS3) auf einem Halbleitersubstrat (1) mit den Schritten: Vorsehen eines Gatedielektrikums (5) auf dem Halbleitersubstrat (1); Aufbringen und Strukturieren mindestens einer ersten und einer darüberliegenden zweiten Schicht (10, 20) auf dem Gatedielektrikum (5) zum Erstellen der Gatestapel (GS1, GS2, GS3); Durchführen einer schrägen oxidationshemmenden Implantation (I1, I2) in zwei gegenüberliegende freiliegende Seitenflächen der zweiten (20) der Gatestapel (GS1, GS2, GS3), wobei jeweils benachbarte Gatestapel zur Abschattung der freiliegenden Seitenflächen der ersten Schicht (10) der Gatestapel (GS1, GS2, GS3) dienen; und Durchführen einer Oxidation zum gleichzeitigen Ausbilden einer ersten Oxidschicht (O1) auf freiliegenden Seitenflächen der ersten Schicht (10) der Gatestapel (GS1, GS2, GS3) und einer zweiten Oxidschicht (O2) auf freiliegenden Seitenflächen der zweiten Schicht (20) der Gatestapel (GS1, GS2, GS3), wobei die Dicke der ersten Oxidschicht (O1) größer als die Dicke der zweiten Oxidschicht (O2) ist.

Abstract translation: 本发明提供了一种制造方法（1），包括以下步骤在半导体衬底上的多个大致同样高的和等间距的栅叠层（GS1，GS2，GS3）：提供一个栅极电介质（5）的半导体衬底（1）上; 应用和至少在所述栅极电介质的第一和第二覆盖层（10，20）（5）以产生栅极堆叠（GS1，GS2，GS3）的图案化; 在第二个（20）的栅极堆叠的两个相对的暴露的侧表面（GS1，GS2，GS3）执行斜向的抗氧化剂注入（I1，I2），其中，用于遮蔽所述栅极堆叠的第一层（10）的暴露的侧表面（GS1分别相邻的栅极堆叠， 服务GS2，GS3）; 和（在栅叠层的第二层（20）的暴露的侧表面进行的栅极堆叠（GS1，GS2，GS3），和第二氧化物层（O2）的第一层（10）的暴露的侧表面上同时形成第一氧化物层（01）的氧化 GS1，GS2，GS3），其特征在于，所述第一氧化物层（01）的厚度比所述第二氧化物层的厚度大（O2）是。

公开(公告)号：WO03015159A3

公开(公告)日：2003-10-09

申请号：PCT/EP0208247

申请日：2002-07-24

Applicant: INFINEON TECHNOLOGIES AG ,  TEMMLER DIETMAR ,  WICH-GLASEN ANDREAS

Inventor： TEMMLER DIETMAR ,  WICH-GLASEN ANDREAS

IPC: H01L21/762

CPC classification number: H01L21/76229

Abstract: The invention relates to a trench isolation comprising a self-adjusting surface seal, and to a method for producing said surface seal. The surface seal can comprise an overlapping region of the substrate surface or a reconstituted region in which an electroconductive layer extends, said layer being formed on the substrate surface.

Abstract translation: 本发明涉及一种具有自密封表面和用于这些表面密封的制造方法的严重绝缘。 密封面可以具有在基板表面的重叠区域或者其中形成在所述基板表面的导电层上延伸的电极的背面形成区域。