公开(公告)号：CN101714558B

公开(公告)日：2012-11-07

申请号：CN200910178569.6

申请日：2009-09-29

Applicant: 三垦电气株式会社

Inventor： 相沢和也

IPC: H01L27/098 ,  H01L29/78 ,  H01L29/808 ,  H01L29/423 ,  H01L29/08 ,  H01L29/38 ,  H01L29/06 ,  H01L21/266

Abstract: 本发明提供一种半导体装置，其所具有的起动电路具备出色的特性，且适于IC化。形成有在N型外延层(12)形成，并规定漏极区域(121)的P型元件分离区域(13)。在漏极区域(121)内形成基体区域(15)，在基体区域(15)内形成N型源极区域(16)。在漏极区域(121)与源极区域(16)之间的沟道区域上配置栅电极(20)，形成LDMOS。经由漏极区域(121)、作为栅极发挥功能的P型分离区域(13)和P型元件分离区域(13)基于对漏极区域(121)施加的电压而被反向偏置、使耗尽层延伸的沟道区域，配置JFET的源极引出层(23)，形成JFET。

公开(公告)号：CN101714558A

公开(公告)日：2010-05-26

申请号：CN200910178569.6

申请日：2009-09-29

Applicant: 三垦电气株式会社

Inventor： 相沢和也

IPC: H01L27/098 ,  H01L29/78 ,  H01L29/808 ,  H01L29/423 ,  H01L29/08 ,  H01L29/38 ,  H01L29/06 ,  H01L21/266

Abstract: 本发明提供一种半导体装置，其所具有的起动电路具备出色的特性，且适于IC化。形成有在N型外延层(12)形成，并规定漏极区域(121)的P型元件分离区域(13)。在漏极区域(121)内形成基体区域(15)，在基体区域(15)内形成N型源极区域(16)。在漏极区域(121)与源极区域(16)之间的沟道区域上配置栅电极(20)，形成LDMOS。经由漏极区域(121)、作为栅极发挥功能的P型分离区域(13)和P型元件分离区域(13)基于对漏极区域(121)施加的电压而被反向偏置、使耗尽层延伸的沟道区域，配置JFET的源极引出层(23)，形成JFET。

公开(公告)号：CN101714548B

公开(公告)日：2012-03-21

申请号：CN200910177662.5

申请日：2009-09-30

Applicant: 三垦电气株式会社

Inventor： 相沢和也

IPC: H01L27/02 ,  H01L29/78 ,  H01L29/80 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明提供一种半导体装置，具有可将起动电路与周边电路一并集成化的半导体电路。在由元件分离区域规定的漏极区域(121)形成基体区域(15)，在基体区域形成N型第一源极区域(16)。在漏极区域(121)与第一源极区域之间配置第一栅电极(20)。元件分离区域(13)具有形成了开口部(133)的环路状部(131)、和对通过开口部与漏极区域(121)连接的延伸区域(122)规定的部分(132)。在延伸区域(122)形成第二源极区域(23)。在漏极区域形成P型第二基体区域(15)，在第二基体区域(15)形成N型第三源极区域(16)，在漏极区域(121)与第三源极区域(16)之间形成第二栅电极(331)。

公开(公告)号：CN101714548A

公开(公告)日：2010-05-26

申请号：CN200910177662.5

申请日：2009-09-30

Applicant: 三垦电气株式会社

Inventor： 相沢和也

IPC: H01L27/02 ,  H01L29/78 ,  H01L29/80 ,  H01L29/06 ,  H01L29/36

Abstract: 本发明提供一种半导体装置，具有可将起动电路与周边电路一并集成化的半导体电路。在由元件分离区域规定的漏极区域(121)形成基体区域(15)，在基体区域形成N型第一源极区域(16)。在漏极区域(121)与第一源极区域之间配置第一栅电极(20)。元件分离区域(13)具有形成了开口部(133)的环路状部(131)、和对通过开口部与漏极区域(121)连接的延伸区域(122)规定的部分(132)。在延伸区域(122)形成第二源极区域(23)。在漏极区域形成P型第二基体区域(15)，在第二基体区域(15)形成N型第三源极区域(16)，在漏极区域(121)与第三源极区域(16)之间形成第二栅电极(331)。