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公开(公告)号：CN118829222A
公开(公告)日：2024-10-22
申请号：CN202410468014.X
申请日：2024-04-18
Applicant: 三星电子株式会社
Abstract: 本公开涉及半导体器件和包括其的数据存储系统。该半导体器件包括：板层；栅电极和层间绝缘层，在垂直于板层的上表面的第一方向上交替地堆叠在板层上，并且形成第一堆叠结构和在第一堆叠结构上的第二堆叠结构；沟道结构，穿透栅电极并且在第一方向上延伸；以及接触插塞，在第一方向上延伸并且电连接到栅电极之一，其中第二堆叠结构包括在最下部的第一栅电极、在第一栅电极上的第一层间绝缘层和在第一层间绝缘层上的第二层间绝缘层，第一层间绝缘层具有第一厚度，第二层间绝缘层具有小于第一厚度的第二厚度。
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公开(公告)号：CN115132743A
公开(公告)日：2022-09-30
申请号：CN202210292286.X
申请日：2022-03-23
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/1157 , H01L27/11582 , H01L27/11565 , H01L27/11573 , H01L27/11575
Abstract: 一种半导体器件包括：包含堆叠结构的结构，该堆叠结构包括第一堆叠结构以及在第一堆叠结构上的第二堆叠结构；存储竖直结构，贯穿该结构；支撑竖直结构，包括贯穿该结构的部分，并包括气隙；以及外围接触插塞，其中第一堆叠结构和第二堆叠结构包括交替堆叠的层间绝缘层和栅极层，存储竖直结构的侧部包括坡度变化部分，外围接触插塞包括设置在比最上面的栅极层的上表面高的高度上的上区域，外围接触插塞的上区域包括第一区域、第二区域、以及第一区域与第二区域之间的连接区域，并且连接区域的坡度不同于第一区域和第二区域中的至少一个的坡度。
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公开(公告)号：CN114188350A
公开(公告)日：2022-03-15
申请号：CN202110881963.7
申请日：2021-08-02
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L21/768 , H01L23/522 , H01L23/528 , H01L27/1157
Abstract: 本申请提供了一种半导体器件和包括半导体器件的电子系统。所述半导体器件，包括：衬底上的栅电极结构；沟道，延伸穿过栅电极结构；以及蚀刻停止层，在栅电极结构的侧壁上。栅电极结构包括在第一方向上彼此间隔开并且以阶梯形状堆叠的栅电极。沟道包括第一部分和与第一部分接触的第二部分。第二部分的下表面的宽度小于第一部分的上表面的宽度。蚀刻停止层接触栅电极中的至少一个栅电极，并且在水平方向上与沟道的第一部分的上部重叠。接触蚀刻停止层的至少一个栅电极是包括绝缘材料的虚设栅电极。
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公开(公告)号：CN102623456A
公开(公告)日：2012-08-01
申请号：CN201110461204.1
申请日：2011-12-26
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247 , G11C16/02
CPC classification number: G11C16/0483 , G11C5/025 , G11C5/063 , H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供了一种具有参考特征的垂直非易失性存储装置。一种垂直非易失性存储装置具有在其中限定的单元阵列区的基底。虚设结构靠近单元阵列区的边界处设置在基底上或基底中。所述存储装置还包括多条垂直堆叠的栅极导电线并在栅极导电线之间设置有绝缘层，所述多条导电栅极线和设置的绝缘层与垂直沟道区侧向相邻地设置并横跨虚设结构延伸，导电栅极线和绝缘层中的至少最上面的一个在虚设结构的交叉处具有表面变形，所述表面变形被构造为用作参考特征。虚设结构可包括沟槽，并且表面变形可包括在沟槽上方的凹进。
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公开(公告)号：CN115117085A
公开(公告)日：2022-09-27
申请号：CN202210004686.6
申请日：2022-01-05
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L23/522 , H01L23/528 , H01L27/11573 , H01L27/11582
Abstract: 本公开提供了半导体器件以及包括该半导体器件的电子系统。一种半导体器件包括在基板上的第一堆叠结构和在第一堆叠结构上的第二堆叠结构。沟道结构延伸穿过第一堆叠结构和第二堆叠结构。第一辅助堆叠结构包括交替堆叠在基板上的多个第一绝缘层和多个第一模层。对准键延伸到第一辅助堆叠结构中并突出到比第一堆叠结构的最上端更高的水平。第二辅助堆叠结构设置在第一辅助堆叠结构和对准键上，并包括交替堆叠的多个第二绝缘层和多个第二模层。第二辅助堆叠结构包括与对准键对准的突起。
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Patent Agency Ranking
公开(公告)号：CN114628397A
公开(公告)日：2022-06-14
申请号：CN202111520524.X
申请日：2021-12-13
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11526 , H01L27/11556 , H01L27/11568 , H01L27/11573 , H01L27/11582
Abstract: 本发明构思涉及一种半导体器件和包括其的数据存储系统。该半导体器件包括具有第一区、第二区和第三区的衬底，且栅电极在第一区和第二区中彼此间隔开。该半导体器件还包括：与栅电极交替堆叠的层间绝缘层；穿过第一区中的栅电极的沟道结构；穿过第二区中的栅电极的第一虚设结构，第一虚设结构与第一区相邻设置；穿过第二区中的栅电极的第二虚设结构，第二虚设结构与第三区相邻设置并具有与第一虚设结构不同的形状；以及穿过第三区中的栅电极的支撑结构。每个第二虚设结构的尺寸大于每个支撑结构的尺寸。
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公开(公告)号：CN114256250A
公开(公告)日：2022-03-29
申请号：CN202111080395.7
申请日：2021-09-15
Applicant: 三星电子株式会社
IPC: H01L27/11519 , H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体存储器装置包括：基板，其具有第一区域、第二区域和第三区域；主分离区域，其在第一方向上延伸并且在第二方向上彼此间隔开；第一辅助分离区域，其在第一方向上延伸并且在第二方向上彼此间隔开；以及第二辅助分离区域，其在第一方向上延伸并且在第二方向上彼此间隔开。第一辅助分离区域在第二方向上按第一间距位于主分离区域之间，第二辅助分离区域在第二方向上按小于第一间距的第二间距设置在主分离区域之间，并且第一辅助分离区域和第二辅助分离区域在第二方向上相对于彼此偏移。
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公开(公告)号：CN103199082B
公开(公告)日：2017-07-28
申请号：CN201310002147.X
申请日：2013-01-04
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种半导体器件，该半导体器件包括设置在衬底上的第一和第二隔离图案。交替堆叠的层间绝缘图案和导电图案设置在衬底的表面上且在第一和第二隔离图案之间。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构设置在第一隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。第二垂直结构设置在第二隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。
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公开(公告)号：CN103199082A
公开(公告)日：2013-07-10
申请号：CN201310002147.X
申请日：2013-01-04
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768
CPC classification number: H01L29/0657 , H01L27/0207 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种半导体器件，该半导体器件包括设置在衬底上的第一和第二隔离图案。交替堆叠的层间绝缘图案和导电图案设置在衬底的表面上且在第一和第二隔离图案之间。支撑图案贯穿导电图案和层间绝缘图案，并具有比第一和第二隔离图案小的宽度。第一垂直结构设置在第一隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。第二垂直结构设置在第二隔离图案和支撑图案之间并贯穿导电图案和层间绝缘图案。支撑图案的顶表面和底表面之间的距离大于支撑图案的底表面与衬底的表面之间的距离。
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公开(公告)号：CN114944398A
公开(公告)日：2022-08-26
申请号：CN202210123517.4
申请日：2022-02-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体器件，包括：图案结构上的存储单元阵列区和阶梯区；堆叠结构，包括在竖直方向上交替地堆叠的绝缘层和具有栅焊盘的栅层；分离结构，穿透所述堆叠结构并且接触所述图案结构；存储竖直结构，穿透所述堆叠结构并且接触所述图案结构；支撑竖直结构，穿透所述堆叠结构并且接触所述图案结构；栅接触插塞，设置在所述栅焊盘上；以及外围接触插塞，与所述栅层间隔开，其中，所述存储竖直结构的上表面在第一高度处，所述外围接触插塞的上表面在第二高度处，所述分离结构的上表面在第三高度处，并且所述栅接触插塞的上表面在第四高度处。
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