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公开(公告)号：CN112531013B
公开(公告)日：2024-05-10
申请号：CN202010961813.2
申请日：2020-09-14
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L27/088 , H01L29/78 , H01L23/544
Abstract: 提高具有沟槽型的开关元件以及电流感测元件的半导体装置的耐压能力。半导体装置具有在有源区域(101)形成的沟槽型的开关元件和在电流感测区域(102)形成的沟槽型的电流感测元件。在埋入了开关元件的栅极电极(7a)的沟槽(5a)、埋入了电流感测元件的栅极电极(7b)的沟槽(5b)以及形成于有源区域(101)与电流感测区域(102)的边界部分处的沟槽(5c)的下方，分别形成有保护层(8a)、(8b)、(8c)。有源区域(101)与电流感测区域(102)的边界部分的保护层(8c)具有在从有源区域(101)朝向电流感测区域(102)的方向将保护层(8c)截断的截断部(15)。
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公开(公告)号：CN117238946A
公开(公告)日：2023-12-15
申请号：CN202310681638.5
申请日：2023-06-09
Applicant: 三菱电机株式会社
IPC: H01L29/06 , H01L29/423 , H01L27/088 , H02P6/08 , H02M7/5387
Abstract: 提供半导体装置，即使将窄台面构造与超结构造进行组合也能够防止电阻与耐压之间的关系变差。半导体装置(101)具有将源极区域(4)及基极区域(3)贯通的多个沟槽(16)、以及作为多个沟槽(16)之间的区域的台面区域(15)。在沟槽(16)内形成有隔着栅极绝缘膜(5)而面向基极区域(3)的栅极电极(6)。在沟槽(16)的正下方设置电场缓和层(8)。在基极区域(3)与漂移层(2)之间形成有交替地配置有第1柱层(13)及第2柱层(14)的超结构造。第1柱层(13)的宽度小于或等于电场缓和层(8)的宽度。
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公开(公告)号：CN116195070A
公开(公告)日：2023-05-30
申请号：CN202080105419.7
申请日：2020-09-30
Applicant: 三菱电机株式会社
IPC: H01L29/47
Abstract: 本公开的碳化硅半导体装置的制造方法具备：形成栅极沟槽的工序；形成肖特基沟槽的工序；在栅极沟槽和肖特基沟槽形成氧化硅膜(51)的工序；在氧化硅膜的内侧形成多晶硅膜(61)的工序；对多晶硅膜(61)进行回蚀的工序；在栅极沟槽内的栅极电极(60)上形成层间绝缘膜(55)的工序；当在层间绝缘膜(55)开出孔之后利用湿式蚀刻法去除肖特基沟槽内的多晶硅膜(61)的工序；在源极区域(40)上形成欧姆电极(70)的工序；去除肖特基沟槽内的氧化硅膜(51)的工序；以及在所述肖特基沟槽内形成与漂移层(20)进行肖特基连接的源极电极(80)的工序。
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公开(公告)号：CN115050806A
公开(公告)日：2022-09-13
申请号：CN202210212331.6
申请日：2022-03-04
Applicant: 三菱电机株式会社
Abstract: 一种碳化硅‑金属氧化物半导体场效应晶体管。本发明的目的是抑制耐压下降及接通电压增加并且使体二极管电流增加。SiC‑MOSFET(101)具有：第1导电型的SiC衬底(1)；第1导电型的漂移层(2)，形成于SiC衬底(1)之上；第2导电型的基极区域(3)，形成于漂移层(2)的表层；第1导电型的源极区域(4)，形成于基极区域(3)的表层；栅极电极(6)，隔着栅极绝缘膜(5)而与被漂移层(2)及源极区域(4)夹着的基极区域(3)的区域即沟道区域相对；源极电极(8)，与源极区域(4)电接触；以及第2导电型的多个第1填埋区域(10)，在基极区域(3)的下表面相邻地形成。多个第1填埋区域(10)至少形成于基极区域(3)的两端部的正下方，彼此分离地形成大于或等于3个。
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公开(公告)号：CN114730802A
公开(公告)日：2022-07-08
申请号：CN201980102420.1
申请日：2019-11-28
Applicant: 三菱电机株式会社
IPC: H01L29/78
Abstract: 提供耐压高、且能够使导通电阻下降的碳化硅半导体装置。碳化硅半导体装置(100)具备：第一导电型的基板(1)；第一导电型的漂移层(2)，设置于基板(1)上，由碳化硅构成；第二导电型的体区域(3)，设置于漂移层(2)上；第一导电型的源极区域(5)，设置于体区域(3)上；源极电极(12)，连接于源极区域(5)；栅极绝缘膜(10)，设置于沟槽(6)的内表面；栅极电极(11)，隔着栅极绝缘膜(10)设置于漂移层(2)内；第二导电型的保护层(7)，设置于栅极绝缘膜(10)的下方；第二导电型的连接层(8)，与保护层(7)和体区域(3)相接；以及第二导电型的电场缓和层(9)，与连接层(8)的底面相接地设置于相比连接层(8)的下方，第二导电型的杂质浓度低于连接层(8)。
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Patent Agency Ranking
公开(公告)号：CN109075201B
公开(公告)日：2021-05-07
申请号：CN201780024258.7
申请日：2017-01-18
Applicant: 三菱电机株式会社
Abstract: 本发明在具有沟槽栅的半导体装置中，具备：第二导电类型的沟槽底部保护层，与设置于第一导电类型的半导体层的沟槽的底部相接；以及第一导电类型的耗尽化抑制层，设置于相邻的沟槽底部保护层之间，耗尽化抑制层包括直至相邻的沟槽底部保护层为止的水平方向的距离相等的中间点，耗尽化抑制层被形成为与沟槽及沟槽底部保护层均不接触的大小，其杂质浓度被设定得高于半导体层的杂质浓度。
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公开(公告)号：CN109755321A
公开(公告)日：2019-05-14
申请号：CN201910050925.X
申请日：2014-02-04
Applicant: 三菱电机株式会社
IPC: H01L29/78 , H01L29/16 , H01L21/336
Abstract: 提供一种绝缘栅型碳化硅半导体装置及其制造方法。具备：在主面是设置了大于0°的偏离角的{0001}面4H型的碳化硅基板1上的第1导电类型的漂移层(2a)、在漂移层(2a)的表层侧的第2导电类型的第1基区(3)、第1导电类型的源极区域(4)、沟槽(5)、在沟槽侧壁处的栅极绝缘膜(6)、与沟槽(5)的底部相接地设置在漂移层(2a)内的第2导电类型的保护扩散层(13)、以及为了将保护扩散层(13)与第1基区(3)连接而与沟槽侧壁的多个面中的一面的至少一部分相接地设置了的第2导电类型的第2基区(14)，第2基区(14)相接的沟槽侧壁面是对与 方向平行的面朝向 方向附加大于0°的沟槽偏离角而得到的面。
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公开(公告)号：CN108604598A
公开(公告)日：2018-09-28
申请号：CN201680080286.6
申请日：2016-11-22
Applicant: 三菱电机株式会社
Abstract: 栅极连接层(14)具有隔着栅极绝缘膜(7)配置于外部沟槽(TO)上的部分。第1主电极(10)具有：主触点(CS)，在活性区域(30)内与阱区域(4)和第1杂质区域(5)电连接；以及外部触点(CO)，与活性区域(30)相离而与外部沟槽(TO)的底面相接。沟槽底面电场缓和区域(13)设置于漂移层(3)内。沟槽底面高浓度区域(18)具有比沟槽底面电场缓和区域(13)的杂质浓度高的杂质浓度，设置于沟槽底面电场缓和区域(13)上，从隔着栅极绝缘膜(7)与栅极连接层(14)相向的位置延伸至与第1主电极(10)的外部触点(CO)相接的位置。
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公开(公告)号：CN119586348A
公开(公告)日：2025-03-07
申请号：CN202280098295.3
申请日：2022-07-29
Applicant: 三菱电机株式会社
Abstract: 半导体装置具备：第2导电类型的第1柱区域（13），形成于被埋入有栅电极（8）的多个栅极沟槽（6）的下方；以及第1导电类型的第2柱区域（14），形成于相邻的第1柱区域（13）之间，杂质的峰值浓度比漂移层（2）高。第2柱区域（14）包括高浓度区域（14a）和设置于第2柱区域（14）的至少一方的侧部且杂质的峰值浓度比高浓度区域（14a）低的低浓度区域（14b）。
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公开(公告)号：CN113557607B
公开(公告)日：2024-02-13
申请号：CN201980093900.6
申请日：2019-03-18
Applicant: 三菱电机株式会社
IPC: H01L29/78
Abstract: 本发明涉及在场效应晶体管内置有肖特基势垒二极管的碳化硅半导体装置，具备：第1沟槽，在厚度方向上贯通第1及第2半导体区域，其底面到达半导体层内；第2沟槽，在厚度方向上贯通第2半导体区域，其底面到达半导体层内；栅极电极，隔着栅极绝缘膜埋入到第1沟槽内；肖特基势垒二极管电极，埋入到第2沟槽内；第1低电阻层，与第1沟槽的沟槽侧壁相接；以及第2低电阻层，与第2沟槽的沟槽侧壁相接，第2低电阻层的杂质浓度高于半导体层的杂质浓度、且低于第1低电阻层的杂质浓度。
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