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公开(公告)号：CN113346035B
公开(公告)日：2025-02-07
申请号：CN202010783248.5
申请日：2020-08-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10K71/00 , H01L21/67 , H01L21/68 , H01L21/687
Abstract: 本公开涉及一种处理工具，所述处理工具包括第一晶片安装框架及第二晶片安装框架。第一晶片安装框架被配置成固持目标晶片。第二晶片安装框架被配置成固持掩蔽晶片。掩蔽晶片包括由穿过掩蔽晶片的多个开口构成的掩模图案以对应于将形成在目标晶片上的预定沉积图案。沉积室被配置成当第一晶片安装框架与第二晶片安装框架夹持在一起以固持目标晶片及掩蔽晶片时接纳第一晶片安装框架及第二晶片安装框架。沉积室包括材料沉积源，所述材料沉积源被配置成通过掩模图案中的所述多个开口从材料沉积源沉积材料，以在目标晶片上以预定沉积图案形成材料。
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公开(公告)号：CN113346035A
公开(公告)日：2021-09-03
申请号：CN202010783248.5
申请日：2020-08-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L51/56 , H01L21/67 , H01L21/68 , H01L21/687
Abstract: 本公开涉及一种处理工具，所述处理工具包括第一晶片安装框架及第二晶片安装框架。第一晶片安装框架被配置成固持目标晶片。第二晶片安装框架被配置成固持掩蔽晶片。掩蔽晶片包括由穿过掩蔽晶片的多个开口构成的掩模图案以对应于将形成在目标晶片上的预定沉积图案。沉积室被配置成当第一晶片安装框架与第二晶片安装框架夹持在一起以固持目标晶片及掩蔽晶片时接纳第一晶片安装框架及第二晶片安装框架。沉积室包括材料沉积源，所述材料沉积源被配置成通过掩模图案中的所述多个开口从材料沉积源沉积材料，以在目标晶片上以预定沉积图案形成材料。
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公开(公告)号：CN108122922A
公开(公告)日：2018-06-05
申请号：CN201711175978.1
申请日：2017-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11548 , H01L27/11531 , H01L27/11575 , H01L27/11573
Abstract: 本发明的一些实施例针对用于形成具有边界侧壁间隔件的嵌入式存储边界结构的方法。在一些实施例中，在半导体衬底中形成隔离结构，以将存储区域与逻辑区域分隔开。形成覆盖半导体衬底的多层膜。在存储区域上由多层膜形成存储单元结构。对多层膜实施蚀刻以从逻辑区域去除多层膜，从而使得多层膜至少部分地限定隔离结构上的伪侧壁。形成侧壁间隔件层，该侧壁间隔件层覆盖存储结构、隔离结构和逻辑区域并且进一步衬垫伪侧壁。对间隔件层实施蚀刻以在伪侧壁上由间隔件层形成间隔件。在逻辑区域上形成逻辑器件结构。本发明的实施例还提供了一种具有边界侧壁间隔件的嵌入式存储边界结构。
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公开(公告)号：CN114824121A
公开(公告)日：2022-07-29
申请号：CN202110894980.4
申请日：2021-08-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 张宇行
Abstract: 本发明的各个实施例涉及集成电路(IC)芯片，包括显示器像素，其中，底部电极与反射器是分开的并且相接。发光器件置于反射器的上面，并且顶部电极置于发光器件的上面。耦合结构从底部电极沿着反射器的一侧延伸到发光器件和反射器之间的界面以将底部电极电耦合到发光器件。本发明的实施例还涉及另一种集成电路芯片及其形成方法。
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公开(公告)号：CN114121903A
公开(公告)日：2022-03-01
申请号：CN202110228698.2
申请日：2021-03-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/538 , H01L27/108 , H01L21/768 , H01L21/8242
Abstract: 提供一种深沟槽电容器、半导体结构及其形成方法。所述方法包括在衬底中形成深沟槽，并且在深沟槽中以及在深沟槽之上形成层堆叠，所述层堆叠包括与至少两个节点介电层交错的至少三个金属电极板。在层堆叠之上形成接触级介电材料层，且形成穿过接触级介电材料层的接触通孔空腔。通过通过执行至少两次包括刻蚀掩模形成工艺及刻蚀工艺的处理步骤的组合而选择性地增加接触通孔空腔的相应的子集的深度来区分接触通孔空腔的深度。可在接触通孔空腔中的每一者内形成介电接触通孔衬垫与板接触通孔结构的组合。可通过相应的介电接触通孔衬垫将延伸穿过任何金属电极板的板接触通孔结构与此种金属电极板电隔离。
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Patent Agency Ranking
公开(公告)号：CN113921391A
公开(公告)日：2022-01-11
申请号：CN202110315845.X
申请日：2021-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3065 , H01L21/822 , H01L27/06 , H01L21/8238 , H01L27/092 , H01L21/8242 , H01L27/108 , B81B7/02 , B81C1/00
Abstract: 在一些形成半导体器件的方法中，在衬底的选定区中蚀刻第一凹槽。在该第一凹槽的侧壁和底面上形成第一聚合物衬垫。从该底面除去第一聚合物衬垫的一部分，并沿该侧壁保留第一聚合物衬垫的剩余部分。加深该第一凹槽以建立第二凹槽，同时沿侧壁保留该第一聚合物衬垫的剩余部分。沿该侧壁并且沿所述第二凹槽的侧壁和底面形成第一氧化物衬垫。从第二凹槽底面除去该第一氧化物衬垫的一部分，同时将该第一氧化物衬垫的剩余部分保留在该第一凹槽的侧壁和第二凹槽的侧壁上。本发明的实施例还涉及一种半导体器件。
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公开(公告)号：CN106298769B
公开(公告)日：2019-07-05
申请号：CN201610057680.X
申请日：2016-01-28
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/11524 , H01L27/11534 , H01L29/1037 , H01L29/42328 , H01L29/785 , H01L29/7851
Abstract: 本发明实施例涉及具有FinFET器件和嵌入式闪存存储器器件的集成芯片及其形成方法。在一些实施例中，集成芯片具有逻辑区和与逻辑区横向隔开的存储区。逻辑区具有从半导体衬底向外突出的多个第一半导体材料的鳍。栅电极布置在多个第一半导体材料的鳍上方。存储区具有从半导体衬底向外延伸的多个第二半导体材料的鳍。嵌入式闪存存储器单元布置在多个第二半导体材料的鳍上。由于产生的集成芯片结构包括FinFET器件以及嵌入式闪存存储器器件二者，因此它提供良好性能。本发明实施例涉及具有嵌入式EFS3以及FINFET器件的结构。
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公开(公告)号：CN113299687A
公开(公告)日：2021-08-24
申请号：CN202010804396.0
申请日：2020-08-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及一种显示装置，所述显示装置包括耦合到内连结构的反射器电极。隔离结构设置在反射器电极之上，且透明电极设置在隔离结构之上。此外，光学发射体结构设置在透明电极之上。通孔结构从隔离结构的顶表面延伸到反射器电极，且包括直接上覆在隔离结构的顶表面上的外部部分。硬掩模层直接排列在隔离结构的顶表面与通孔结构的外部部分之间。
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公开(公告)号：CN109994452B
公开(公告)日：2021-02-19
申请号：CN201811434042.0
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64
Abstract: 本发明实施例涉及半导体装置及其形成方法。根据本发明的一些实施例，一种半导体装置包含电容装置、第一导电通孔及第二导电通孔。所述电容装置包含第一导电板、第一绝缘板、第二导电板、第二绝缘板及第三导电板。所述第一导电通孔电耦合到所述第一导电板及所述第三导电板，且所述第一导电通孔穿透具有第一厚度的第一薄膜堆叠。所述第二导电通孔电耦合到所述第二导电板，且所述第二导电通孔穿透具有第二厚度的第二薄膜堆叠。所述第二厚度大体上等于所述第一厚度。
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公开(公告)号：CN109994452A
公开(公告)日：2019-07-09
申请号：CN201811434042.0
申请日：2018-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64
Abstract: 本发明实施例涉及半导体装置及其形成方法。根据本发明的一些实施例，一种半导体装置包含电容装置、第一导电通孔及第二导电通孔。所述电容装置包含第一导电板、第一绝缘板、第二导电板、第二绝缘板及第三导电板。所述第一导电通孔电耦合到所述第一导电板及所述第三导电板，且所述第一导电通孔穿透具有第一厚度的第一薄膜堆叠。所述第二导电通孔电耦合到所述第二导电板，且所述第二导电通孔穿透具有第二厚度的第二薄膜堆叠。所述第二厚度大体上等于所述第一厚度。
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