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公开(公告)号：CN1531204A
公开(公告)日：2004-09-22
申请号：CN200410028416.0
申请日：2004-03-11
Applicant: 因芬尼昂技术股份公司
IPC: H03L7/00 , H03L7/06 , G11C11/4063
CPC classification number: G11C7/1066 , G06F1/10 , G11C7/22 , G11C7/222 , G11C11/4076 , H03K5/1506 , H03L7/06 , H03L7/07 , H05K1/0237 , H05K1/181 , H05K2201/09254 , H05K2201/09263 , H05K2201/10159 , Y02P70/611
Abstract: 一种电路模块，其具有一电路板(50a)、多个位于该电路板上的电路单元(20a至52i)、至少一位于该电路板(50a)上的时钟输入(12a)用以接收一外部时钟信号。该电路模块具有位于该电路板(50a)上的一第一相位锁定回路(PLL)单元(60)，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元。此外，该电路模块具有位于该电路板(50a)上的一第二相位锁定回路(PLL)单元(62)，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。
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公开(公告)号：CN100511475C
公开(公告)日：2009-07-08
申请号：CN200410063504.4
申请日：2004-07-08
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/41
CPC classification number: G11C5/063
Abstract: 本发明关于一种半导体记忆模块，具有设置于至少一列之复数记忆芯片(1，2...，8)以及经由该模块内部之形成与一外部主要记忆总线之一接口之一时钟、地址、指令及数据总线驱动并接收至或来自该记忆芯片(1，2...，8)之时钟信号(CLK)以及指令与地址信号(C/A)至该记忆芯片(1，2...，8)之至少一缓冲芯片(10，11；10，10)，其中该半导体记忆模块(100)具有二、四、六或八个缓冲芯片(10，11；10，10)设置于其上，且所有该等记忆芯片至少由从包含具有时钟信号线(CLK)、数据信号线(DQ，DQS)以及指令与地址信号线(C/A)之群中之一信号线型态连接至二个别的缓冲芯片(10，11；10，10)，以及由来自该群之其余信号线而仅连接至该二缓冲芯片(10，11；10，10)之一，且提供控制装置(12，13；12，12)，用以控制至或自该等记忆芯片之个别数据写入及读取操作。
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公开(公告)号：CN1287525C
公开(公告)日：2006-11-29
申请号：CN200410028416.0
申请日：2004-03-11
Applicant: 因芬尼昂技术股份公司
IPC: H03L7/00 , H03L7/06 , G11C11/4063
CPC classification number: G11C7/1066 , G06F1/10 , G11C7/22 , G11C7/222 , G11C11/4076 , H03K5/1506 , H03L7/06 , H03L7/07 , H05K1/0237 , H05K1/181 , H05K2201/09254 , H05K2201/09263 , H05K2201/10159 , Y02P70/611
Abstract: 一种电路模块，其具有一电路板(50a)、多个位于该电路板上的电路单元(20a至52i)、至少一位于该电路板(50a)上的时钟输入(12a)用以接收一外部时钟信号。该电路模块具有位于该电路板(50a)上的一第一锁相环(PLL)单元(60)，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元。此外，该电路模块具有位于该电路板(50a)上的一第二锁相环(PLL)单元(62)，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。
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公开(公告)号：CN1577627A
公开(公告)日：2005-02-09
申请号：CN200410063504.4
申请日：2004-07-08
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/41
CPC classification number: G11C5/063
Abstract: 本发明关于一种半导体记忆模块，具有设置于至少一列之复数记忆芯片(1，2...，8)以及经由该模块内部之形成与一外部主要记忆总线之一接口之一时钟、地址、指令及数据总线驱动并接收至或来自该记忆芯片(1，2...，8)之时钟信号(CLK)以及指令与地址信号(C/A)至该记忆芯片(1，2...，8)之至少一缓冲芯片(10，11；10，10)，其中该半导体记忆模块(100)具有二、四、六或八个缓冲芯片(10，11；10，10)设置于其上，且所有该等记忆芯片至少由从包含具有时钟信号线(CLK)、数据信号线(DQ，DQS)以及指令与地址信号线(C/A)之群中之一信号线型态连接至二个别的缓冲芯片(10，11；10，10)，以及由来自该群之其余信号线而仅连接至该二缓冲芯片(10，11；10，10)之一，且提供控制装置(12，13；12，12)，用以控制至或自该等记忆芯片之个别数据写入及读取操作。
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