公开(公告)号：CN106549045A

公开(公告)日：2017-03-29

申请号：CN201610718061.0

申请日：2016-08-24

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/739 ,  H01L21/331

Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al-Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。(23)、Al-Si膜(24)依次层叠而成的结构，或者半

公开(公告)号：CN102522427A

公开(公告)日：2012-06-27

申请号：CN201110414104.3

申请日：2009-01-28

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 一种半导体装置，在第1导电型基板的第1主面上形成：主电流流过的主活性区域以及第1主电极；和对流过上述主活性区域的上述主电流的变动进行检测的电流检测结构区域以及与上述第1主电极分离的第2主电极。在上述基板的第2主面上形成第3主电极，上述主活性区域具有第1沟槽栅极结构部，在上述第1沟槽栅极结构部之间，形成对元件的控制不起作用的第1虚拟沟槽结构部，上述电流检测结构区域具有第2沟槽栅极结构部，在上述第2沟槽栅极结构部之间，形成对元件的控制不起作用的第2虚拟沟槽结构部。上述主活性区域，在上述第1沟槽栅极结构部和上述第1虚拟沟槽结构部之间、以及在上述第1虚拟沟槽结构部彼此之间，形成与上述第1主电极电绝缘的第1个第2导电型的层，且上述第1沟槽栅极结构部相互连接。上述电流检测结构区域，在上述第2沟槽栅极结构部和上述第2虚拟沟槽结构部之间、以及在上述第2虚拟沟槽结构部彼此之间，形成与上述第2主电极电连接的第2个第2导电型的层，且上述第2沟槽栅极结构部和上述第1沟槽栅极结构部相互连接。

公开(公告)号：CN107408577B

公开(公告)日：2020-09-08

申请号：CN201680012697.1

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

Abstract: 半导体装置的将栅极(7)和源极(8)电绝缘的层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)而成的结构。另外，层间绝缘膜(13)具有依次层叠BPSG膜(100)、NSG膜(101)、SiN膜(102)而成的结构，或者依次层叠BPSG膜(100)、SiN膜(102)、NSG膜(101)而成的结构。如此，能够提高通过焊料接合销状电极的半导体装置的可靠性。

公开(公告)号：CN104969359B

公开(公告)日：2017-10-17

申请号：CN201480007250.6

申请日：2014-03-14

Applicant: 富士电机株式会社

Inventor： 河野凉一 ,  椎木崇

IPC: H01L29/861 ,  H01L21/329 ,  H01L29/06 ,  H01L29/868

CPC classification number: H01L29/861 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/36

Abstract: 本发明的半导体装置(100)具备配置在n漂移区域(2)上的p阳极区域(4)、以及配置在n漂移区域(2)上的与p阳极区域(4)相接的p扩散区域(5)。具备配置在n‑区域(3)上的与p扩散区域(5)相接的电阻区域(6)、多根p保护环区域(8)、以及与p保护环区域(8)分离配置的p截断区域(9)。通过设置p扩散区域(5)，在反向恢复时集中于p阳极区域的空穴的俘获得到抑制，从而能够提供具有较高的反向恢复容限的半导体装置。

公开(公告)号：CN104662667B

公开(公告)日：2017-07-11

申请号：CN201380047787.0

申请日：2013-11-21

Applicant: 富士电机株式会社

Inventor： 阿形泰典 ,  椎木崇 ,  曹大为

IPC: H01L29/41 ,  H01L29/06

CPC classification number: H01L29/0619 ,  H01L29/404 ,  H01L29/408 ,  H01L29/4941 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/861

Abstract: 包围活性区域(101)周围的边缘终端区域(100)具有电场缓和机构，该电场缓和机构包括保护环(2)、与保护环(2)接触的第一场板(4)以及以夹持层间绝缘膜(5)的方式设置在第一场板(4)上的第二场板(7)。第二场板(7)的厚度比第一场板(4)的厚度厚。第二场板(7)之间的间隔比第一场板(4)之间的间隔宽。在第二场板(7)与层间绝缘膜(5)之间设置有与第二场板(7)导电接触的势垒金属膜(6)。势垒金属膜(6)之间的间隔与第一场板(4)之间的间隔相等。由此，即使具备第一、第二场板(4、7)的结构也能够提高针对外来电荷的屏蔽效果。

公开(公告)号：CN103426911B

公开(公告)日：2016-08-10

申请号：CN201310173163.5

申请日：2013-05-10

Applicant: 富士电机株式会社

Inventor： 小山弘美 ,  椎木崇 ,  福知辉洋 ,  百田圣自 ,  松井俊之

IPC: H01L29/06 ,  H01L29/861 ,  H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7393 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/404 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/8611

Abstract: 本发明提供一种尽可能地提高隔着表面的绝缘膜与金属电极接触的p型扩散区域的周边部的薄层电阻，且尽可能地减少成本上升，从而能够实现高反向恢复容量的半导体装置。半导体装置在n型的半导体基板（10）的一个主表面的表面层上具有p型扩散区域（1）和包围该p型扩散区域（1）的耐压区域（40），所述p型扩散区域（1）具有在表面覆盖有与表面进行欧姆接触的金属电极（7）的活性区域（30）和包围该活性区域（30）且在表面具备绝缘膜（3）的环状的周边部（2），并具有选择性地扩散的p型扩散区域延伸部（60），以提高该环状的周边部（2）的内周端与外周端之间的薄层电阻。

公开(公告)号：CN104662667A

公开(公告)日：2015-05-27

申请号：CN201380047787.0

申请日：2013-11-21

Applicant: 富士电机株式会社

Inventor： 阿形泰典 ,  椎木崇 ,  曹大为

IPC: H01L29/41 ,  H01L29/06

CPC classification number: H01L29/0619 ,  H01L29/404 ,  H01L29/408 ,  H01L29/4941 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/861

Abstract: 包围活性区域(101)周围的边缘终端区域(100)具有电场缓和机构，该电场缓和机构包括保护环(2)、与保护环(2)接触的第一场板(4)以及以夹持层间绝缘膜(5)的方式设置在第一场板(4)上的第二场板(7)。第二场板(7)的厚度比第一场板(4)的厚度厚。第二场板(7)之间的间隔比第一场板(4)之间的间隔宽。在第二场板(7)与层间绝缘膜(5)之间设置有与第二场板(7)导电接触的势垒金属膜(6)。势垒金属膜(6)之间的间隔与第一场板(4)之间的间隔相等。由此，即使具备第一、第二场板(4、7)的结构也能够提高针对外来电荷的屏蔽效果。

公开(公告)号：CN107251233B

公开(公告)日：2021-04-06

申请号：CN201680012123.4

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  大月正人 ,  山田昭治 ,  椎木崇

IPC: H01L29/78 ,  H01L29/12

Abstract: 在作为漏区的n+型SiC基板(1)的正面依次外延生长n‑型漂移层(2)、p型基极层(3)和n+型源极层(4)。在n+型源极层(4)的内部选择性地设置p+型接触区(5)。设置沿深度方向(z)贯通n+型源极层(4)和p型基极层(3)而到达n‑型漂移层(2)的沟槽(6)，在沟槽(6)的内部隔着栅绝缘膜(7)设置栅电极(8)。相邻沟槽(6)间的宽度(w1)例如为1μm以下，沟槽(6)的深度(d)例如为1μm以下。由于宽度(w1)窄，因此沟道形成于大致整个p型基极层(3)。单元(10)具备从两侧面由MOS栅(9)夹持一个沟道的FinFET结构。通过这样设置，能够降低通态电阻，并能够防止可靠性的降低。

公开(公告)号：CN106549045B

公开(公告)日：2021-01-08

申请号：CN201610718061.0

申请日：2016-08-24

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/739 ,  H01L21/331

Abstract: 提供抑制半导体装置的特性劣化并具有良好特性的半导体装置。半导体装置的源电极(8)具有由第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构，或者半导体装置的源电极(8)具有由第一TiN膜(20)、第一Ti膜(21)、第二TiN膜(22)、第二Ti膜(23)、Al‑Si膜(24)依次层叠而成的结构。另外，半导体装置的第二保护膜(17)是聚酰胺膜。

公开(公告)号：CN107408575B

公开(公告)日：2020-09-08

申请号：CN201680011837.3

申请日：2016-08-08

Applicant: 富士电机株式会社

Inventor： 星保幸 ,  原田祐一 ,  椎木崇

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48 ,  H01L29/12

Abstract: 半导体装置具备：源电极(8)、设置在源电极(8)上的保护膜(15)、设置在源电极(8)上的未设置有保护膜(15)的部分的镀覆膜(16)，在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有沟道。此外，半导体装置在镀覆膜(16)与保护膜(15)与源电极(8)相互接触的三重点部分的正下方未设置有第二个第一导电型区(4)。由此，能够提高利用焊料接合销状电极的半导体装置的可靠性。