公开(公告)号：CN1648853A

公开(公告)日：2005-08-03

申请号：CN200410058173.5

申请日：2004-08-13

Applicant: 富士通株式会社

Inventor： 向田健二 ,  武仲正彦 ,  鸟居直哉 ,  柳井升一

IPC: G06F7/52 ,  G06F7/72

CPC classification number: G06F7/728 ,  G06F7/5443

Abstract: 本发明公开了一种适用于使用单口存储器的多字乘法－累加电路和蒙哥马利模乘法－累加电路。该电路由乘法－累加(MAC)运算器和周边的寄存器组成。该MAC运算器具有位宽不同的被乘数和乘数输入端口，以计算从存储器读出的多字数据的乘积的和。寄存器用作要被提供给MAC运算器的单独的输入端口的多字数据的缓冲存储装置。对在每个时钟周期中被提供给MAC运算器的数据量被调节，使得由MAC运算器在一个时钟周期中所消耗和产生的数据总量将等于或小于存储器在一个时钟周期中所能传输的最大数据量。该特征使得能够使用带宽有限的单口存储器，而不会对MAC运算器的使用效率造成负面影响。