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公开(公告)号：CN112567350A
公开(公告)日：2021-03-26
申请号：CN201980053619.X
申请日：2019-06-18
Applicant: 普林斯顿大学
IPC: G06F12/0802 , G06F12/0893 , G06F15/16 , G06F15/76 , G06F15/78 , G06F17/16 , G06F7/523 , G06F9/02 , G06F11/28
Abstract: 不同实施方式包括用于提供可编程或预编程的存储器内计算运算的系统、方法、架构、机构或设备。存储器内计算架构，包括：整形缓冲区，其被配置为对接收到的数据字的序列进行整形，以形成大规模并行的按位输入信号；多个CIM通道输出信号，以由此提供多位输出字的序列；以由此提供多位输出字的序列；控制电路，其被配置为使CIM阵列使用单个位内部电路和信号来对输入信号和累加信号执行多位计算运算；以及近存储器计算路径，其被配置为提供多位输出字的序列作为计算结果。
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公开(公告)号：CN119961181A
公开(公告)日：2025-05-09
申请号：CN202411935730.0
申请日：2019-06-18
Applicant: 普林斯顿大学
IPC: G06F12/02 , G11C7/10 , G06F12/06 , G11C11/4094 , G11C11/4097 , G11C11/4074 , G06N3/065 , G11C11/419 , G11C11/54 , G06N3/063 , G06F15/78 , G06F17/16 , G06N3/045 , G11C11/412 , H03K19/20 , G11C8/16
Abstract: 不同实施方式包括用于提供可编程或预编程的存储器内计算运算的系统、方法、架构、机构或设备。一种存储器内计算架构，包括：位单元的存储器内计算CIM阵列，所述CIM阵列被配置为通过第一CIM阵列维数接收并行的按位输入信号，以及通过第二CIM阵列维数接收一个或更多个累加信号，其中，与公共模拟累加信号相关联的每个多个位单元形成被配置为提供多位计算输出信号的相应部分的模拟表示的相应CIM通道；以及控制电路，所述控制电路被配置为使所述CIM阵列使用单个位内部电路和信号来对所述输入信号和所述累加信号执行多位计算运算；其中，所述CIM阵列的多位计算运算包括位并行/位串行BPBS计算。
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公开(公告)号：CN112567350B
公开(公告)日：2025-01-17
申请号：CN201980053619.X
申请日：2019-06-18
Applicant: 普林斯顿大学
IPC: G06F12/0802 , G06F12/0893 , G06F15/16 , G06F15/76 , G06F15/78 , G06F17/16 , G06F7/523 , G06F9/02 , G06F11/28
Abstract: 不同实施方式包括用于提供可编程或预编程的存储器内计算运算的系统、方法、架构、机构或设备。存储器内计算架构，包括：整形缓冲区，其被配置为对接收到的数据字的序列进行整形，以形成大规模并行的按位输入信号；多个CIM通道输出信号，以由此提供多位输出字的序列；以由此提供多位输出字的序列；控制电路，其被配置为使CIM阵列使用单个位内部电路和信号来对输入信号和累加信号执行多位计算运算；以及近存储器计算路径，其被配置为提供多位输出字的序列作为计算结果。
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