公开(公告)号：CN1790352A

公开(公告)日：2006-06-21

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN100356563C

公开(公告)日：2007-12-19

申请号：CN200410090547.1

申请日：2004-11-08

Applicant: 株式会社东芝

Inventor： 藤卷刚

IPC: H01L23/52 ,  H01L21/768

CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L21/76838 ,  H01L21/76877 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种能减小因应力迁移造成的导通通路处断线不良的发生率的半导体器件及其制造方法。这种半导体器件具有多层配线结构，包括第1配线层(13)、配置在该第1配线层(13)上的层间绝缘膜(14)、填埋在该层间绝缘膜(14)中的第1通路孔内并下端与第1配线层(13)相接的导通通路(31)、填埋在层间绝缘膜(14)中第2通路孔内，下端连接第1配线层(13)，上端呈电气断开状态的牺牲通路(32)、以及配置在层间绝缘膜(14)的表面附近，并与导通通路(31)的上端连接的第2配线层(15)。

公开(公告)号：CN100446011C

公开(公告)日：2008-12-24

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN1614765A

公开(公告)日：2005-05-11

申请号：CN200410090547.1

申请日：2004-11-08

Applicant: 株式会社东芝

Inventor： 藤卷刚

IPC: H01L21/768 ,  H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L21/76838 ,  H01L21/76877 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种能减小因应力迁移造成的导通通路处断线不良的发生率的半导体器件及其制造方法。这种半导体器件具有多层配线结构，包括第1配线层(13)、配置在该第1配线层(13)上的层间绝缘膜(14)、填埋在该层间绝缘膜(14)中的第1通路孔内并下端与第1配线层(13)相接的导通通路(31)、填埋在层间绝缘膜(14)中第2通路孔内，下端连接第1配线层(13)，上端呈电气断开状态的替代通路(32)、以及配置在层间绝缘膜(14)的表面附近，并与导通通路(31)的上端连接的第2配线层(15)。