公开(公告)号：CN102165692A

公开(公告)日：2011-08-24

申请号：CN200880131272.8

申请日：2008-09-24

Applicant: 株式会社爱德万测试

Inventor： 佐藤直树

IPC: H03K5/13 ,  G01R31/28 ,  H03K5/00

CPC classification number: G01R31/31922 ,  H03L7/0805 ,  H03L7/0812 ,  H03L7/0816 ,  H03L7/10

Abstract: 副延迟元件(14)具有与主延迟元件(10)相同的结构，对于从第1选择器(12)输出的选择时钟信号(CLK1)施加与偏压(Vbias)相应的延迟(τ)。相位检测器(18)生成与通过了副延迟元件(14)的选择时钟信号(CLK2)和通过了旁路路径(16)的选择时钟信号(CLK3)的相位差相应的相位检测信号(Spd)。计数器(20)进行与相位检测信号(Spd)相应的计数工作。D/A转换器(22)将与计数器(20)的计数值相应的偏压(Vbias)提供给主延迟元件(10)和副延迟元件(14)。初始化部(34)使DLL电路实际工作，基于计数器(20)的计数值的变动量设定D/A转换器(22)的基准电压(Vref)。