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公开(公告)号：CN105390492B
公开(公告)日：2020-08-04
申请号：CN201510535935.4
申请日：2015-08-27
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/04 , H01L27/06 , H01L21/822
Abstract: 本发明提供一种半导体器件。半导体器件包括：多个栅极电极；和多个条状触点，其沿着栅极电极的长度方向与各栅极电极交替地形成。形成有在形成源极、漏极的一方的一个条状触点被施加基准电位的导电型晶体管。与导电型晶体管的源极、漏极的另一方的条状触点相邻的栅极电极作为第一虚设栅极电极使用。半导体器件还具有：金属，其以跨过第一虚设栅极电极的方式将形成在第一虚设栅极电极的两侧的条状触点彼此电连接；和焊盘，其与形成在第一虚设栅极电极的两侧的条状触点中的、相对于第一虚设栅极电极设置在导电型晶体管相反侧的条状触点连接。
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公开(公告)号：CN106449630B
公开(公告)日：2021-12-03
申请号：CN201610626256.2
申请日：2016-08-02
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/02
Abstract: 本发明涉及半导体器件。该半导体器件包括第一电路块，该第一电路块连接在第一电源电压线与第一基准电压线之间；第二电路块，该第二电路块连接在第二电源电压线与第二基准电压线之间并且与第一电路块发射和接收信号；第一钳位电路，该第一钳位电路钳位在第二电源电压线与第一基准电压线之间的电位差；电阻器电路，该电阻器电路连接在第二电源电压线与第二电路块之间并且包括比第一钳位电路的阻抗更大的电阻值；以及第二钳位电路，该第二钳位电路钳位在连接在电阻器电路与第二电路块之间的线与第一基准电压线之间的电位差。
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公开(公告)号：CN105390492A
公开(公告)日：2016-03-09
申请号：CN201510535935.4
申请日：2015-08-27
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/04 , H01L27/06 , H01L21/822
Abstract: 本发明提供一种半导体器件。半导体器件包括：多个栅极电极；和多个条状触点，其沿着栅极电极的长度方向与各栅极电极交替地形成。形成有在形成源极、漏极的一方的一个条状触点被施加基准电位的导电型晶体管。与导电型晶体管的源极、漏极的另一方的条状触点相邻的栅极电极作为第一虚设栅极电极使用。半导体器件还具有：金属，其以跨过第一虚设栅极电极的方式将形成在第一虚设栅极电极的两侧的条状触点彼此电连接；和焊盘，其与形成在第一虚设栅极电极的两侧的条状触点中的、相对于第一虚设栅极电极设置在导电型晶体管相反侧的条状触点连接。
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公开(公告)号：CN105229782A
公开(公告)日：2016-01-06
申请号：CN201380076746.4
申请日：2013-05-21
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L21/822 , H01L27/04
CPC classification number: H03K17/08104 , H01L27/0255 , H01L27/0292 , H01L27/0296 , H01L27/0629 , H01L27/0814 , H02H9/046 , H03K5/08
Abstract: 半导体集成电路装置包含以彼此不同的电压工作的第1和第2区域以及从第1区域向第2区域供给信号的信号布线。第2区域包含：连接在选择性地供给电压的第1布线与供给电压的第3端子之间，通过第1布线中的电压与供给到第3端子的电压之间的差电压工作的电路；以及对第1布线中的电荷进行放电的放电电路。通过放电电路，抑制信号布线与第1布线之间的电位差扩大，能够减少包含在第2区域中的电路被击穿的情况。
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公开(公告)号：CN107968087A
公开(公告)日：2018-04-27
申请号：CN201710862981.4
申请日：2017-09-22
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/02
CPC classification number: H02H9/046 , H01L27/0296 , H03K5/08 , H01L27/0251
Abstract: 本申请涉及半导体集成电路和包括该半导体集成电路的半导体器件。根据实施例，一种半导体集成电路，包括：电路块，设置在电源电压线和参考电压线之间；电路块，设置在电源电压线和参考电压线之间；箝位单元，设置在电源电压线和参考电压线之间，并且当使用第一时间常数检测到施加ESD电压时处于导通；触发电路，当使用小于所述第一时间常数的第二时间常数检测到施加ESD电压时，使触发信号有效；以及晶体管，设置在电路块之间的信号线与电源电压线或参考电压线之间。
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公开(公告)号：CN106449630A
公开(公告)日：2017-02-22
申请号：CN201610626256.2
申请日：2016-08-02
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/02
CPC classification number: H03K5/08 , H03K19/00315 , H01L27/0251
Abstract: 本发明涉及半导体器件。该半导体器件包括第一电路块，该第一电路块连接在第一电源电压线与第一基准电压线之间；第二电路块，该第二电路块连接在第二电源电压线与第二基准电压线之间并且与第一电路块发射和接收信号；第一钳位电路，该第一钳位电路钳位在第二电源电压线与第一基准电压线之间的电位差；电阻器电路，该电阻器电路连接在第二电源电压线与第二电路块之间并且包括比第一钳位电路的阻抗更大的电阻值；以及第二钳位电路，该第二钳位电路钳位在连接在电阻器电路与第二电路块之间的线与第一基准电压线之间的电位差。
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公开(公告)号：CN119966396A
公开(公告)日：2025-05-09
申请号：CN202411564460.7
申请日：2024-11-05
Applicant: 瑞萨电子株式会社
IPC: H03K19/003 , G01R31/26 , G01R31/28 , G01R31/12
Abstract: 一种半导体设备，该半导体设备具有半导体芯片，该半导体芯片具有第一电路、第二电路、第三电路、第一保护元件和电阻器电路，第一电路和第三电路经由第二电路相互输入和输出单向或双向信号，第一保护元件电连接到第一节点，该第一节点电连接第一端子和第二电路，并且电阻器电路被设置在第一节点与第二节点之间，该第二节点电连接第一端子、第一电路和第二电路，并且位于第一节点的上游。
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公开(公告)号：CN119943810A
公开(公告)日：2025-05-06
申请号：CN202411528431.5
申请日：2024-10-30
Applicant: 瑞萨电子株式会社
IPC: H01L23/528 , H02H9/00 , H10D89/60
Abstract: 一种半导体设备，包括具有在表面上形成的多个层的半导体芯片。这里，在多个层中形成电源布线、接地布线、MOS晶体管、触发器电路，其中将电源电压供应给电源布线，将接地电压供应给接地布线，将MOS晶体管连接到电源布线和接地布线，以及触发器电路经由第一布线电连接到MOS晶体管的栅极电极。在第一层中形成MOS晶体管和触发器电路，在是第一层上层的第二层中形成第一布线，并且第一布线包括第一部分和第二部分，第一部分在第一方向上延伸，第二部分在相交于第一方向的第二方向上延伸并且电连接到第一部分。
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公开(公告)号：CN116072670A
公开(公告)日：2023-05-05
申请号：CN202211315368.8
申请日：2022-10-25
Applicant: 瑞萨电子株式会社
Inventor： 成田幸辉
IPC: H01L27/02
Abstract: 本公开涉及一种半导体器件。抑制了半导体器件的ESD施加期间的内部元件的击穿。当静电被施加到I/O信号焊盘时，由静电保护机构形成放电路径。栅极开关电路被布置为对应于要被保护的晶体管，所述晶体管具有被电连接至所述I/O信号焊盘的漏极。当所述放电路径在向所述I/O信号焊盘的所述静电施加时形成时，所述栅极开关电路将要被保护的所述晶体管的栅极电连接至第一节点，所述第一节点具有比I/O GND线的电位高的电位。
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