公开(公告)号：CN102640280B

公开(公告)日：2015-03-11

申请号：CN200980162341.6

申请日：2009-12-24

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28194 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件及其制造方法。配置在硅基板(1)的pMIS区域(Rp)的p型MIS晶体管(Qp)，其具有经由由第一绝缘膜(z1)和第一高电介体膜(hk1)构成的pMIS用栅极绝缘膜(GIp)而形成的pMIS用栅电极(GEp)，配置在nMIS区域(Rn)的n型MIS晶体管(Qn)具有经由由第一绝缘膜(z1)和第二高电介体膜(hk2)构成的nMIS用栅极绝缘膜(GIn)而形成的nMIS用栅电极(GEn)。第一高电介体膜(hk1)由以铪和氧为主体并包含铝、钛或钽的绝缘膜构成。另外，第二高电介体膜(hk2)由以铪、硅以及氧为主体并包含Ia族、IIa族或IIIa族中的某种元素的绝缘膜构成。

公开(公告)号：CN103354238A

公开(公告)日：2013-10-16

申请号：CN201310257738.1

申请日：2006-05-24

Applicant: 瑞萨电子株式会社

Inventor： 岛本泰洋 ,  由上二郎 ,  井上真雄 ,  水谷齐治

IPC: H01L27/092 ,  H01L29/51

CPC classification number: H01L27/092 ,  H01L21/28035 ,  H01L21/28202 ,  H01L21/28229 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L21/823857 ,  H01L29/518 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件，用于提高具有CMISFET的半导体器件的性能。构成CMISFET的n沟道型MISFET(40)、和p沟道型MISFET(41)的栅极绝缘膜(14、15)，由氮氧化硅膜构成；栅极电极(23、24)，包括位于栅极绝缘膜(14、15)上的硅膜。在栅极电极(23、24)与栅极绝缘膜(14、15)的界面附近，以1×1013～5×1014原子/cm2的面密度导入了像Hf这样的金属元素。n沟道型MISFET(40)和p沟道型MISFET(41)的沟道区域的杂质浓度，被控制在1.2×1018/cm3以下。

公开(公告)号：CN102640280A

公开(公告)日：2012-08-15

申请号：CN200980162341.6

申请日：2009-12-24

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L21/28194 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种半导体器件及其制造方法。配置在硅基板(1)的pMIS区域(Rp)的p型MIS晶体管(Qp)，其具有经由由第一绝缘膜(z1)和第一高电介体膜(hk1)构成的pMIS用栅极绝缘膜(GIp)而形成的pMIS用栅电极(GEp)，配置在nMIS区域(Rn)的n型MIS晶体管(Qn)具有经由由第一绝缘膜(z1)和第二高电介体膜(hk2)构成的nMIS用栅极绝缘膜(GIn)而形成的nMIS用栅电极(GEn)。第一高电介体膜(hk1)由以铪和氧为主体并包含铝、钛或钽的绝缘膜构成。另外，第二高电介体膜(hk2)由以铪、硅以及氧为主体并包含Ia族、IIa族或IIIa族中的某种元素的绝缘膜构成。

公开(公告)号：CN103500732B

公开(公告)日：2016-03-16

申请号：CN201310424493.7

申请日：2009-02-25

Applicant: 瑞萨电子株式会社

Inventor： 坂下真介 ,  川原孝昭 ,  由上二郎

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/49

CPC classification number: H01L21/823842

Abstract: 本发明涉及一种半导体装置的制造方法及半导体装置。本发明提供一种多个半导体元件分别具有所期望的特性且可靠性高的半导体装置、以及可容易地制造该半导体装置的半导体装置的制造方法。在栅极绝缘膜6的上表面上，遍及整个表面形成厚度为3～30nm的栅电极用金属膜M。接着，在栅电极用金属膜M的上表面中仅属于nFET区域Rn内的部分上，遍及整个表面形成与栅电极用金属膜M为不同种材料、且厚度为10nm以下的n侧盖层8A。其后进行热处理，使n侧盖层8A向其正下方的栅电极用金属膜M内扩散并反应，从而在nFET区域Rn内形成n侧栅电极用金属膜MA。此后，堆积多晶Si层，并实施栅电极加工。

公开(公告)号：CN101521180B

公开(公告)日：2014-02-05

申请号：CN200910009597.5

申请日：2009-02-25

Applicant: 瑞萨电子株式会社

Inventor： 坂下真介 ,  川原孝昭 ,  由上二郎

IPC: H01L21/8238 ,  H01L21/283 ,  H01L27/092 ,  H01L29/43

CPC classification number: H01L21/823842

Abstract: 本发明提供一种多个半导体元件分别具有所期望的特性且可靠性高的半导体装置、以及可容易地制造该半导体装置的半导体装置的制造方法。在栅极绝缘膜6的上表面上，遍及整个表面形成厚度为3～30nm的栅电极用金属膜M。接着，在栅电极用金属膜M的上表面中仅属于nFET区域Rn内的部分上，遍及整个表面形成与栅电极用金属膜M为不同种材料、且厚度为10nm以下的n侧盖层8A。其后进行热处理，使n侧盖层8A向其正下方的栅电极用金属膜M内扩散并反应，从而在nFET区域Rn内形成n侧栅电极用金属膜MA。此后，堆积多晶Si层，并实施栅电极加工。

公开(公告)号：CN103137705B

公开(公告)日：2017-12-22

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN103137705A

公开(公告)日：2013-06-05

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN103500732A

公开(公告)日：2014-01-08

申请号：CN201310424493.7

申请日：2009-02-25

Applicant: 瑞萨电子株式会社

Inventor： 坂下真介 ,  川原孝昭 ,  由上二郎

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/49

CPC classification number: H01L21/823842

Abstract: 本发明涉及一种半导体装置的制造方法及半导体装置。本发明提供一种多个半导体元件分别具有所期望的特性且可靠性高的半导体装置、以及可容易地制造该半导体装置的半导体装置的制造方法。在栅极绝缘膜6的上表面上，遍及整个表面形成厚度为3～30nm的栅电极用金属膜M。接着，在栅电极用金属膜M的上表面中仅属于nFET区域Rn内的部分上，遍及整个表面形成与栅电极用金属膜M为不同种材料、且厚度为10nm以下的n侧盖层8A。其后进行热处理，使n侧盖层8A向其正下方的栅电极用金属膜M内扩散并反应，从而在nFET区域Rn内形成n侧栅电极用金属膜MA。此后，堆积多晶Si层，并实施栅电极加工。