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公开(公告)号：CN106935583A
公开(公告)日：2017-07-07
申请号：CN201610881347.0
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08 , H01L27/0203
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN103066071A
公开(公告)日：2013-04-24
申请号：CN201210407045.1
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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Patent Agency Ranking
公开(公告)号：CN106935583B
公开(公告)日：2021-07-16
申请号：CN201610881347.0
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN101710700B
公开(公告)日：2013-04-10
申请号：CN200910261065.0
申请日：2005-10-24
Applicant: 瑞萨电子株式会社
IPC: H02H9/04
CPC classification number: H01L27/0251 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路，以抑制由诸如电源噪声的相对小的电源波动引起的保护电路中误操作的出现。保护电路具有第一电阻器和电容器、反相器和MOS晶体管，第一电阻器和电容器串联连接在电源线和接地线之间，反相器的输入连接在第一电阻器和电容器之间，MOS晶体管的栅电极接收反相器的输出并且MOS晶体管的漏电极和源电极连接到电源线和接地线。当高电压波动出现在电源线中时，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数而延迟。通过该延迟，接收反相器输出的MOS晶体管暂时导通，且高电压放电到接地线。由于反相器的输出经由第二电阻器下拉至接地线，即使反相器的输出出现不希望的波动，也可以抑制在MOS晶体管的栅极输入中的波动。
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公开(公告)号：CN1780146B
公开(公告)日：2011-06-15
申请号：CN200510114532.9
申请日：2005-10-24
Applicant: 瑞萨电子株式会社
IPC: H03K5/08
CPC classification number: H01L27/0251 , H01L2924/0002 , H01L2924/00
Abstract: 提供本发明以抑制由诸如电源噪声的相对小的电源波动引起的保护电路中误操作的出现。保护电路具有第一电阻器和电容器、反相器和MOS晶体管，第一电阻器和电容器串联连接在电源线和接地线之间，反相器的输入连接在第一电阻器和电容器之间，MOS晶体管的栅电极接收反相器的输出并且MOS晶体管的漏电极和源电极连接到电源线和接地线。当高电压波动出现在电源线中时，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数而延迟。通过该延迟，接收反相器输出的MOS晶体管暂时导通，且高电压放电到接地线。由于反相器的输出经由第二电阻器下拉至接地线，即使反相器的输出出现不希望的波动，也可以抑制在MOS晶体管的栅极输入中的波动。
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公开(公告)号：CN103066071B
公开(公告)日：2016-11-23
申请号：CN201210407045.1
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN202930381U
公开(公告)日：2013-05-08
申请号：CN201220543388.6
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本实用新型提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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