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公开(公告)号：CN109196528B
公开(公告)日：2022-03-18
申请号：CN201780030390.9
申请日：2017-05-12
IPC: G06N3/04
Abstract: 本发明公开了一种人工神经网络设备，该人工神经网络设备利用一个或多个非易失性存储器阵列作为突触。该突触被配置为接收输入并且从其生成输出。神经元被配置为接收输出。该突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：间隔开的源极区和漏极区，该源极区和漏极区在半导体基板中形成，其中沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并且与其绝缘；和非浮栅，该非浮栅设置在沟道区的第二部分上方并且与其绝缘。多个存储器单元中的每个存储器单元被配置为存储权重值，该权重值与浮栅上的电子数量相对应。多个存储器单元被配置为将所述输入乘以所存储的权重值以生成输出。
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公开(公告)号：CN109643564A
公开(公告)日：2019-04-16
申请号：CN201780030450.7
申请日：2017-04-23
Abstract: 本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
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公开(公告)号：CN109196528A
公开(公告)日：2019-01-11
申请号：CN201780030390.9
申请日：2017-05-12
IPC: G06N3/04
Abstract: 本发明公开了一种人工神经网络设备，该人工神经网络设备利用一个或多个非易失性存储器阵列作为突触。该突触被配置为接收输入并且从其生成输出。神经元被配置为接收输出。该突触包括多个存储器单元，其中存储器单元中的每个存储器单元包括：间隔开的源极区和漏极区，该源极区和漏极区在半导体基板中形成，其中沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并且与其绝缘；和非浮栅，该非浮栅设置在沟道区的第二部分上方并且与其绝缘。多个存储器单元中的每个存储器单元被配置为存储权重值，该权重值与浮栅上的电子数量相对应。多个存储器单元被配置为将所述输入乘以所存储的权重值以生成输出。
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公开(公告)号：CN109643564B
公开(公告)日：2023-04-07
申请号：CN201780030450.7
申请日：2017-04-23
Abstract: 本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。
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公开(公告)号：CN107210203A
公开(公告)日：2017-09-26
申请号：CN201680006745.6
申请日：2016-01-19
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11521 , H01L29/423 , G11C16/04 , G11C16/14
Abstract: 本发明公开了一种形成存储器设备的方法，该方法包括在衬底上形成第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层。第一沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成，从而使第一导电层的侧面部分暴露。第四绝缘层形成在第一沟槽的底部处，第四绝缘层沿着第一导电层的暴露部分延伸。第一沟槽填充有导电材料。第二沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成。漏极区形成在第二沟槽下方的衬底中。产生一对存储器单元，其中单个连续沟道区在所述对存储器单元的漏极区之间延伸。
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Patent Agency Ranking
公开(公告)号：CN106663464A
公开(公告)日：2017-05-10
申请号：CN201580042700.X
申请日：2015-07-17
Applicant: 硅存储技术公司
CPC classification number: G11C16/0433 , G11C5/02 , G11C5/06 , G11C7/18 , G11C16/0425 , G11C16/0483 , G11C16/08 , G11C16/102 , G11C16/14 , G11C16/16 , G11C16/24 , G11C16/26 , H01L27/11524 , H01L29/42328
Abstract: 本发明涉及具有EEPROM功能的闪存装置。所述闪存装置是字节可擦除的和位可编程的。
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公开(公告)号：CN105990367A
公开(公告)日：2016-10-05
申请号：CN201510089866.9
申请日：2015-02-27
Applicant: 硅存储技术公司
IPC: H01L27/115
CPC classification number: H01L27/11524 , H01L23/57 , H01L27/11226 , H01L27/11233 , H01L27/11253 , H01L27/11519 , H01L29/42328 , H01L29/788 , H01L29/7881
Abstract: 本发明公开了一种存储器装置，其包括多个ROM单元以及在所述多个ROM单元上面延伸的导电线，其中每一个ROM单元具有：形成在衬底中的间隔开的源极区和漏极区，所述源极区和漏极区两者间设有沟道区；第一栅极，其设置在所述沟道区的第一部分上面并与之绝缘；第二栅极，其设置在所述沟道区的第二部分上面并与之绝缘。所述导电线电耦接到所述ROM单元的第一子组的所述漏极区，并且不电耦接到所述ROM单元的第二子组的所述漏极区。另选地，所述ROM单元的第一子组在所述沟道区中各自包括较高电压阈值的植入物区，而所述ROM单元的第二子组在所述沟道区中各自缺少任何较高电压阈值的植入物区。
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公开(公告)号：CN107210203B
公开(公告)日：2020-10-16
申请号：CN201680006745.6
申请日：2016-01-19
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L27/11521 , H01L29/423 , G11C16/04 , G11C16/14
Abstract: 本发明公开了一种形成存储器设备的方法，该方法包括在衬底上形成第一绝缘层、第一导电层、第二绝缘层、第二导电层、第三绝缘层。第一沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成，从而使第一导电层的侧面部分暴露。第四绝缘层形成在第一沟槽的底部处，第四绝缘层沿着第一导电层的暴露部分延伸。第一沟槽填充有导电材料。第二沟槽穿过第三绝缘层、第二导电层、第二绝缘层和第一导电层形成。漏极区形成在第二沟槽下方的衬底中。产生一对存储器单元，其中单个连续沟道区在所述对存储器单元的漏极区之间延伸。
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公开(公告)号：CN107667431B
公开(公告)日：2019-05-28
申请号：CN201680033492.1
申请日：2016-05-26
Applicant: 硅存储技术公司
IPC: H01L27/11529 , H01L21/28 , H01L21/336 , H01L29/788
Abstract: 一种在半导体衬底上形成存储器器件的方法，该半导体衬底具有存储器区域（具有浮置栅极和控制栅极）、第一逻辑区域（具有第一逻辑栅极）以及第二逻辑区域（具有第二逻辑栅极）。第一植入形成：在该存储器区域中与该浮置栅极相邻的源极区域；和在该第一逻辑区域中与该第一逻辑栅极相邻的源极和漏极区域。第二植入形成在该第二逻辑区域中与该第二逻辑栅极相邻的源极和漏极区域。第三植入形成在该存储器区域中与该控制栅极相邻的漏极区域，并且增强该存储器区域中的该源极区域和该第一逻辑区域中的该源极/漏极区域。第四植入增强该第二逻辑区域中的该源极/漏极区域。
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公开(公告)号：CN109328385A
公开(公告)日：2019-02-12
申请号：CN201780030383.9
申请日：2017-05-11
Applicant: 硅存储技术公司
Abstract: 本发明公开了一种存储器设备和擦除该存储器设备的方法，该存储器设备包括半导体材料衬底，和形成在衬底上并布置成行和列的阵列的多个存储器单元。存储器单元中的每一个储器单元包括在衬底中间隔开的源极区和漏极区，其中衬底中的沟道区在源极区和漏极区之间延伸，设置在沟道区的与源极区相邻的第一部分上方并与该第一部分绝缘的浮栅，设置在沟道区的与漏极区相邻的第二部分上方并与该第二部分绝缘的选择栅，以及设置在源极区上方并与源极区绝缘的编程擦除栅。单独或与选择栅极线或源极线组合的编程擦除栅极线沿列方向布置，使得每个存储器单元可以被单独编程、读取和擦除。
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