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公开(公告)号：CN113812141A
公开(公告)日：2021-12-17
申请号：CN202080034257.2
申请日：2020-05-14
Applicant: 索尼半导体解决方案公司
Abstract: [问题]提供一种固态成像装置和电子器件，可以通过该固态成像装置和电子器件抑制执行神经网络运算的电路大小。[解决方案]根据本公开的一方面的固态成像装置包括像素阵列单元和处理单元。像素阵列单元具有生成电信号作为第一像素信号的多个第一像素，该电信号相对于光量具有对数特性。处理单元基于多个第一输入数据和多个对数加权因子执行第一神经网络的算术运算，该多个第一输入数据基于从像素阵列单元读取的多个第一像素信号，该多个对数加权因子表示多个第一节点之间的连接的强度作为对数。
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公开(公告)号：CN103942154B
公开(公告)日：2018-10-23
申请号：CN201410016125.3
申请日：2014-01-14
Applicant: 索尼半导体解决方案公司
IPC: G06F12/06
Abstract: 本发明提供一种其中通过软判决解码算法提高纠错能力的控制器、信息处理系统、控制器的控制方法以及程序，所述控制器包括：低级纠错部，其用于执行低级纠错，在所述低级纠错中，码字中的错误采用预定解码算法进行纠正；以及高级软判决纠错部，其用于执行高级软判决纠错，在所述高级软判决纠错中，当所述低级纠错部执行的纠错失败时，所述码字中的错误就采用高级算法进行纠正，所述高级算法为软判决解码算法，所述软判决解码算法的纠错能力高于所述预定解码算法的纠错能力。
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Patent Agency Ranking
公开(公告)号：CN113812141B
公开(公告)日：2025-03-07
申请号：CN202080034257.2
申请日：2020-05-14
Applicant: 索尼半导体解决方案公司
IPC: H04N23/60 , H04N23/80 , H04N25/571 , H04N25/707 , H04N25/77 , G06N3/063 , G06V10/10 , G06V10/12 , G06V10/25 , G06V10/82 , G06V10/94
Abstract: [问题]提供一种固态成像装置和电子器件，可以通过该固态成像装置和电子器件抑制执行神经网络运算的电路大小。[解决方案]根据本公开的一方面的固态成像装置包括像素阵列单元和处理单元。像素阵列单元具有生成电信号作为第一像素信号的多个第一像素，该电信号相对于光量具有对数特性。处理单元基于多个第一输入数据和多个对数加权因子执行第一神经网络的算术运算，该多个第一输入数据基于从像素阵列单元读取的多个第一像素信号，该多个对数加权因子表示多个第一节点之间的连接的强度作为对数。
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公开(公告)号：CN110192350B
公开(公告)日：2023-08-29
申请号：CN201880007603.0
申请日：2018-02-27
Applicant: 索尼半导体解决方案公司 , 索尼公司
Inventor： 小林诚司 , 佐藤雅典 , N·罗基因 , 藤木敏宏 , 池谷亮志 , 镰田裕之 , 米山悠介 , 加藤公也 , 远藤彰 , 桐山沢子 , 三田宏幸 , 本山英志 , 青木裕 , 川上大介
Abstract: 该技术涉及使能能够在使用LDPC码的信息发送中确保良好通信质量的发送装置和发送方法、接收装置和接收方法以及程序。使用码长为736位且编码率为1/4的LDPC码校验矩阵来执行LDPC编码，并且使用其中反复布置通过LDPC编码获得的LDPC码的重复单元来执行调制。LDPC码包括信息位和奇偶位。校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶位的奇偶矩阵部分。奇偶矩阵部分具有阶梯结构。信息矩阵部分由校验矩阵初始值表表示。校验矩阵初始值表包括由每八列表示信息矩阵部分的一个元素的位置的预定表。该技术适用于例如使用LDPC码的信息传输。
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公开(公告)号：CN111868754A
公开(公告)日：2020-10-30
申请号：CN201880091319.6
申请日：2018-12-27
Applicant: 索尼公司 , 索尼半导体解决方案公司
Abstract: [问题]为神经网络的硬件实现提供有用的设计帮助。[解决方案]提供了一种信息处理装置，该信息处理装置设置有控制单元，所述控制单元在为硬件处理优化所设计的神经网络的网络结构的至少一部分的情况下，控制提供关于优化结构的信息。此外，提供了一种信息处理方法，包括在为硬件处理优化所设计的神经网络的网络结构的至少一部分的情况下，使处理器控制提供关于优化结构的信息。
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公开(公告)号：CN109417438A
公开(公告)日：2019-03-01
申请号：CN201780039401.X
申请日：2017-07-06
Applicant: 索尼半导体解决方案公司
IPC: H04L1/00
CPC classification number: H04L1/0056 , H04L1/00 , H04L1/0045
Abstract: 此通信单元具有：解码部，被构造为能够通过使用第一错误检测码的第一方法和至少使用错误校正码的第二方法解码从相通信的通信设备发送的传输数据；以及确定部，用于确定传输数据是包括第一错误检测码的第一方法的数据还是包括错误校正码的第二方法的数据。
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公开(公告)号：CN110192350A
公开(公告)日：2019-08-30
申请号：CN201880007603.0
申请日：2018-02-27
Applicant: 索尼半导体解决方案公司 , 索尼公司
Inventor： 小林诚司 , 佐藤雅典 , N·罗基因 , 藤木敏宏 , 池谷亮志 , 镰田裕之 , 米山悠介 , 加藤公也 , 远藤彰 , 桐山沢子 , 三田宏幸 , 本山英志 , 青木裕 , 川上大介
Abstract: 该技术涉及使能能够在使用LDPC码的信息发送中确保良好通信质量的发送装置和发送方法、接收装置和接收方法以及程序。使用码长为736位且编码率为1/4的LDPC码校验矩阵来执行LDPC编码，并且使用其中反复布置通过LDPC编码获得的LDPC码的重复单元来执行调制。LDPC码包括信息位和奇偶位。校验矩阵包括对应于信息位的信息矩阵部分和对应于奇偶位的奇偶矩阵部分。奇偶矩阵部分具有阶梯结构。信息矩阵部分由校验矩阵初始值表表示。校验矩阵初始值表包括由每八列表示信息矩阵部分的一个元素的位置的预定表。该技术适用于例如使用LDPC码的信息传输。
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