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公开(公告)号：WO2012023826A2
公开(公告)日：2012-02-23
申请号：PCT/KR2011/006115
申请日：2011-08-19
IPC: H03L7/089
CPC classification number: H03L7/089 , H03L7/085 , H03L7/18 , H03L2207/50
Abstract: 본 발명은 무선통신 시스템에서 디지털 PLL(Phase Loop Lock)에 관한 것으로, PLL은, 입력되는 디지털 튜닝 워드(DTW : Digital Tuning Word)에 따라 주파수 신호를 생성하는 DCO(Digitally Controlled Oscillator)와, 상기 주파수 신호를 정수 비율로 분주하는 분주기와, 분주된 주파수 신호 및 참고 신호의 위상 차를 나타내는 신호를 생성하는 PFD(Phase Frequency Detector)와, 상기 위상 차를 나타내는 신호를 이용하여 상기 위상 차의 시간 간격을 측정하는 TDC(Time to Digital Convertor)와, 상기 TDC에 의해 측정된 값들로부터 상승 엣지가 일치한 경우의 시간 간격을 산출하는 지연 비교기와, 상기 시간 간격을 나타내는 디지털 코드를 이용하여 상기 DCO를 동작시킬 디지털 튜닝 워드를 생성하는 레벨 스케일러를 포함한다.
Abstract translation: 本发明涉及无线通信系统中的数字PLL（相位环锁），并且PLL包括用于根据输入数字调谐字（DTW）产生频率信号的DCO（DCL）电路， 分频器，将频率信号除以整数比; PFD（相位频率检测器），产生指示频率信号和参考信号之间的相位差的信号; 使用TDC来测量相位差的时间间隔的TDC（时间数字转换器），用于计算当上升沿与TDC所测量的值一致时的时间间隔的延迟比较器， 还有一个电平调整器，用于生成数字调谐字以使用代码来操作DCO。
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公开(公告)号：KR101729136B1
公开(公告)日：2017-04-24
申请号：KR1020100080080
申请日：2010-08-19
Applicant: 삼성전자주식회사 , 건국대학교 산학협력단
CPC classification number: H03L7/089 , H03L7/085 , H03L7/18 , H03L2207/50
Abstract: 다양한실시예에따른디지털 PLL(phase locked loop) 장치에있어서, 입력되는디지털튜닝워드(DTW: digital tuning word)에기반하여주파수신호를생성하도록구성된 DCO(digitally controlled oscillator)와, 상기주파수신호를정수비율로분주하도록구성된분주기와, 분주된주파수신호와참조신호간의위상차를나타내는신호를생성하도록구성된 PFD(phase frequency detector)와, 상기위상차를나타내는신호를이용하여상기위상차의시간간격을측정하도록구성된 TDC(time to digital converter)와, 상기 TDC에의해측정된값들로부터상승엣지(edge)들이일치하는경우의시간간격을산출하도록구성된지연비교기와, 상기시간간격을나타내는디지털코드를이용하여상기 DCO를동작시키는 DTW를생성하도록구성된레벨스케일러를포함한다.
Abstract translation: 根据各种实施例的数字PLL（锁相环）设备，包括：数字控制振荡器（DCO），被配置为响应于输入数字调谐字（DTW）而生成频率信号， 相位频率检测器（PFD），被配置为生成指示分频信号和参考信号之间的相位差的信号; TDC，被配置为使用指示相位差的信号来测量相位差的时间间隔; 延迟比较器，被配置为当上升沿与由TDC测量的值匹配时计算时间间隔;以及延迟比较器，被配置为使用指示时间间隔的数字代码计算时间间隔， 并且配置一个电平定标器来生成一个DTW来操作。
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公开(公告)号：KR101300829B1
公开(公告)日：2013-08-29
申请号：KR1020100122785
申请日：2010-12-03
Applicant: 건국대학교 산학협력단
Abstract: 본 발명은 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 대한 것으로서, 보다 상세하게는 미리 메모리의 값을 저장되게 하고, 이를 다시 로딩하여 락타임을 감소시킬 수 있는 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 관한 것이다.
본 발명은 위상고정루프 회로에 있어서, 콘트롤 전압(Vctrl) 값을 저장하는 제1메모리와, 전압조정발진기의 출력신호(F
VCO )를 조절하는 출력 디지털 값을 저장하는 제2메모리와, 초기 위상고정루프 회로의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된 후, 상기 콘트롤 전압(Vctrl) 값을 디지털화하여, 상기 제1메모리에 저장되도록 하는 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)와, 상기 디지털화된 상기 콘트롤 전압(Vctrl) 값을 아날로그 값으로 변환시키는 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)와, 입력에 인가되는 전압을 통해 발진 주파수가 변화하는 전압조정발진기(VCO)와, 상기 전압조정발진기의 출력신호(F
VCO )를 조절하는 출력 디지털 값이 상기 제2메모리에 저장되도록 하는 동조 컨트롤러(Coarse Tuning Controller; CTC)와, 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키도록 하는 패스트 락킹 컨트롤러(Fast Locking Controller)로 구성되는 것을 특징으로 한다.-
公开(公告)号：KR1020120061459A
公开(公告)日：2012-06-13
申请号：KR1020100122785
申请日：2010-12-03
Applicant: 건국대학교 산학협력단
CPC classification number: H03L7/0805 , H03L7/093 , H03L7/099 , H03L7/10
Abstract: PURPOSE: A phase-locked loop using a fast locking method and a method thereof are provided to a locking condition of a phase locked loop circuit in an initial stage by loading a value of memory saved in advance. CONSTITUTION: A first memory(110) stores a control voltage value. A second memory(120) stores an output digital value controlling an output signal of a voltage control oscillator. An analog to digital converter(130) stores the digital value in first memory by digitizing a control voltage value. A digital to analog converter(140) changes the digitized control voltage value to an analog value. A voltage control oscillator(150) changes an oscillation frequency through a voltage applied to an input. A CTC(Coarse Tuning Controller)(160) stores the output digital value in second memory A fast locking controller(170) reduces lock time.
Abstract translation: 目的：通过加载预先存储的存储器的值，在初始阶段向锁相环电路的锁定状态提供使用快速锁定方法的锁相环及其方法。 构成：第一存储器（110）存储控制电压值。 第二存储器（120）存储控制电压控制振荡器的输出信号的输出数字值。 模数转换器（130）通过数字化控制电压值将数字值存储在第一存储器中。 数模转换器（140）将数字化控制电压值改变为模拟值。 电压控制振荡器（150）通过施加到输入端的电压来改变振荡频率。 CTC（粗调整控制器）（160）将输出数字值存储在第二存储器A中。快速锁定控制器（170）减少锁定时间。
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公开(公告)号：KR101629970B1
公开(公告)日：2016-06-13
申请号：KR1020100038067
申请日：2010-04-23
Applicant: 삼성전자주식회사 , 건국대학교 산학협력단
IPC: G04F10/00
CPC classification number: G04F10/005
Abstract: 본발명은, 타임투 디지털컨버터(TDC: Time-to-Digital Converter)에있어서, 제1입력신호와제2입력신호를수신하면, 제1지연블록들각각을통해서상기제1입력신호를소정시간단위로지연시키고, 상기제1지연블록들각각에대한입출력노드의신호에대해미리결정되어있는위상보간의지연시간단위로제1위상분할을수행하여제1위상분할신호들을생성하고, 상기제1위상분할신호들중 상기제2입력신호와가장근접한위치의위상분할된신호와, 상기제2입력신호를출력하는제1TDC 유닛과, 상기제2입력신호와가장근접한위치의위상분할된신호와, 상기제2입력신호를각각시간증폭하는시간증폭기와, 제2지연블록들각각을통해서상기시간증폭된제2입력신호와가장근접한위치의위상분할된신호를상기소정시간단위로지연시키고, 상기제2지연블록들각각에대한입출력노드의신호에대해미리결정되어있는위상보간의지연시간단위로제2위상분할을수행하여제2위상분할신호들을생성하는제2TDC 유닛을포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020120071786A
公开(公告)日：2012-07-03
申请号：KR1020100133470
申请日：2010-12-23
Applicant: 건국대학교 산학협력단
CPC classification number: G04F10/005 , H03K5/135 , H03L7/08 , H03L7/095 , H03M1/1205
Abstract: PURPOSE: A time to digital converter using a SAR(Successive Approximation Register) and a method thereof are provided to obtain high resolution and low power properties by constituting a time to digital converter in a SAR type. CONSTITUTION: A time to digital converter(20) is composed of a delay cell(21), a T2B(23), an edge detector(24), and a Mux(Multiplexer)(40). A clock generator(10) generates a clock signal determining operation timing. A flip-flop(15) is composed of a plurality of circuit components receiving the clock signal. The flip-flop stores a signal from the time to digital converter. The time to digital converter is composed of a SAR type. A time amplifier(30) amplifies a time signal received from the time to digital converter. The multiplexer transfers the time signal transmitted from the time amplifier to the time to digital converter. The time amplifier amplifies an interval between inputted two signals in a time axis as much as the gain of the time amplifier.
Abstract translation: 目的：提供一种使用SAR（连续近似寄存器）的数字转换器及其方法，以通过构成SAR型时间数字转换器来获得高分辨率和低功耗特性。 构成：时间数字转换器（20）由延迟单元（21），T2B（23），边缘检测器（24）和复用器（Multiplexer）（40）组成。 时钟发生器（10）产生时钟信号确定操作定时。 触发器（15）由接收时钟信号的多个电路部件组成。 触发器存储从时间到数字转换器的信号。 数字转换器的时间由SAR型组成。 时间放大器（30）放大从时间到数字转换器接收的时间信号。 多路复用器将从时间放大器发送的时间信号传送到数字转换器。 时间放大器在时间轴上放大输入的两个信号之间的间隔，与时间放大器的增益一样多。
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公开(公告)号：KR1020120057706A
公开(公告)日：2012-06-07
申请号：KR1020100080080
申请日：2010-08-19
Applicant: 삼성전자주식회사 , 건국대학교 산학협력단
CPC classification number: H03L7/089 , H03L7/085 , H03L7/18 , H03L2207/50 , H03L7/0991 , Y02D70/00
Abstract: PURPOSE: An apparatus and a method for a digital phase locked loop in a wireless communication system are provided to apply digital PLL(Phase Loop Lock) having high performance to a small communication device by reducing power consumption and an occupied area of PLL. CONSTITUTION: A DCO(Digitally Controlled Oscillator)(102) receives a digital tuning word from a digital loop filter(116). The DCO generates a signal of a frequency corresponding to the digital tuning word. An N-divider(104) divides the frequency signal outputted from the DCO to an integer ratio. A PFD(Phase Frequency Detector)(106) outputs an up signal or a down signal by receiving a divided signal and a reference frequency. An XOR operator performs XOR calculation of the up signal and the down signal outputted from the PFD. A TDC(Time to Digital Convertor)(110) changes a time difference value, which is shown in the up signal and the down signal calculated by an XOR operation, into a digital code. A delay comparator(112) compares two consecutive digital codes provided from the TDC. A level scalar(114) adds codes for channel switching according to channel selection information.
Abstract translation: 目的：提供一种用于无线通信系统中的数字锁相环的装置和方法，通过降低功耗和PLL的占用面积，向小型通信设备应用具有高性能的数字PLL（Phase Loop Lock）。 构成：DCO（数字控制振荡器）（102）从数字环路滤波器（116）接收数字调谐字。 DCO产生与数字调谐字对应的频率的信号。 N分频器（104）将从DCO输出的频率信号分成整数比。 PFD（相位检波器）（106）通过接收分频信号和基准频率输出上行信号或下降信号。 XOR运算符对PFD输出的上升信号和下降信号进行XOR运算。 TDC（时间到数字转换器）（110）将通过异或运算运算的上升信号和下降信号所示的时间差值改变为数字码。 延迟比较器（112）比较从TDC提供的两个连续的数字代码。 级标（114）根据信道选择信息添加用于信道切换的码。
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公开(公告)号：KR1020110118458A
公开(公告)日：2011-10-31
申请号：KR1020100038067
申请日：2010-04-23
Applicant: 삼성전자주식회사 , 건국대학교 산학협력단
IPC: G04F10/00
CPC classification number: G04F10/005
Abstract: 본 발명은, 타임 투 디지털 컨버터(TDC: Time-to-Digital Converter)에 있어서, 제1입력신호와 제2입력 신호를 수신하면, 제1지연 블록들 각각을 통해서 상기 제1입력신호를 소정 시간 단위로 지연시키고, 상기 제1지연 블록들 각각에 대한 입출력 노드의 신호에 대해 미리 결정되어 있는 위상 보간의 지연 시간 단위로 제1위상 분할을 수행하여 제1위상 분할 신호들을 생성하고, 상기 제1위상 분할 신호들 중 상기 제2입력 신호와 가장 근접한 위치의 위상 분할된 신호와, 상기 제2입력 신호를 출력하는 제1TDC 유닛과, 상기 제2입력 신호와 가장 근접한 위치의 위상 분할된 신호와, 상기 제2입력 신호를 각각 시간 증폭하는 시간 증폭기와, 제2지연 블록들 각각을 통해서 상기 시간 증폭된 제2입력 신호와 가장 근접한 위치의 위상 분할된 신호를 상기 소정 시간 단위로 지연시키고, 상기 제2지연 블록들 각각에 대한 입출력 노드의 신호에 대해 미리 결정되어 있는 위상 보간의 지연 시간 단위로 제2위상 분할을 수행하여 제2위상 분할 신호들을 생성하는 제2TDC 유닛을 포함한다.
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公开(公告)号：KR101300828B1
公开(公告)日：2013-08-29
申请号：KR1020100133470
申请日：2010-12-23
Applicant: 건국대학교 산학협력단
Abstract: 본 발명은 SAR(Successive Approximation) 기법을 이용한 타임-투-디지털 컨버터 및 그 방법에 대한 것으로서, 보다 상세하게는 높은 해상도를 갖으면서도 저전력 및 작은 면적으로 구현한 SAR(Successive Approximation) 기법을 이용한 타임-투-디지털 컨버터 및 그 방법에 관한 것이다.
본 발명은 클록 신호를 생성하여 전달하는 클록 제너레이터와, 상기 클록 신호를 전달받는 다수개의 플립플롭과, SAR 타입으로 구성한 타임투디지털컨버터와, 상기 타임투디지털컨버터에서 타임 신호를 전달받아 증폭하는 타임엠플리파이어와, 상기 타임엠플리파이어에서 타임 신호를 전달받아 다시 상기 타임투디지털컨버터로 전달하는 멀티플렉서로 구성된다.-
公开(公告)号：KR1020120023997A
公开(公告)日：2012-03-14
申请号：KR1020100086499
申请日：2010-09-03
Applicant: 한국전자통신연구원 , 건국대학교 산학협력단
CPC classification number: H03B5/24 , H03B5/1212 , H03B5/1218 , H03B5/1228 , H03B5/1243 , H03B2201/0208 , H03L7/0991
Abstract: PURPOSE: A method and an apparatus for digital-controlled oscillation using wide band active inductors with a 3-step coarse tuning manner are provided to have wide band tuning domain using a 3-step coarse tuning manner. CONSTITUTION: A digital-controlled oscillator core(310) comprises a cap bank, an active inductor, a manual inductor, and a negative GM circuit. A coarse tuning digital controller(320) controls 3-step coarse tuning operation of a digital-controlled oscillator(300). The DCO_OUT and the DCO_OUTB outputted in the digital-controlled oscillator core are dispensed through a 4(or 8)-divider(340). The outputted SDM_CLK is inputted to a sigma-DELTA modulator(330).
Abstract translation: 目的：提供一种使用三段式粗调方式的宽带有源电感器进行数字振荡的方法和装置，以使用3步粗调方式进行宽带调谐。 构成：数字控制振荡器芯（310）包括盖组，有源电感，手动电感和负GM电路。 粗调数字控制器（320）控制数字控制振荡器（300）的三步粗调操作。 在数字控制的振荡器核心中输出的DCO_OUT和DCO_OUTB通过4（或8）分频器（340）分配。 输出的SDM_CLK被输入到Σ-DELTA调制器（330）。
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