公开(公告)号：WO2023085524A1

公开(公告)日：2023-05-19

申请号：PCT/KR2022/002931

申请日：2022-03-02

Applicant: 엘앤디전자 주식회사 ,  경북대학교 산학협력단

Inventor： 최민호 ,  이정희 ,  이용수 ,  이병탁 ,  김광희

IPC: H01L29/778 ,  H01L29/66

Abstract: 반도체 능동 소자 가운데 HEMT 소자에 관한 것으로, 누설 전류가 최소화되고 항복 전압이 최대화되도록 하는 구조가 제시된다. 상기 반도체 능동 소자는, 능동 소자를 형성하기 위해 마련된 기판; 상기 기판 상부에 형성된 알루미늄질화물(AlN) 버퍼층; 상기 알루미늄질화물 버퍼층 상부에 형성된 갈륨질화물(GaN) 채널층; 및 상기 갈륨질화물(GaN) 채널층 상부에 형성되되, 알루미늄과 갈륨을 모두 포함하는 알루미늄-갈륨질화물(AlGaN) 또는 알루미늄질화물(AlN)로 형성된 배리어층을 포함하고, 상기 배리어층 상부에는 전압을 가하기 위한 금속 전극이 배치된다.

公开(公告)号：WO2010044527A1

公开(公告)日：2010-04-22

申请号：PCT/KR2009/002751

申请日：2009-05-25

Applicant: 경북대학교 산학협력단 ,  이정희 ,  나경일 ,  김기원 ,  김동석

Inventor： 이정희 ,  나경일 ,  김기원 ,  김동석

IPC: H01L33/00 ,  H01L33/12 ,  H01L21/20

CPC classification number: H01L21/02491 ,  H01L21/0254

Abstract: 본 발명은 단결정 박막 제조방법 및 그 방법에 의해 제조된 단결정 박막에 관한 것으로, (a) 기판상에 금속을 증착하여 박막을 형성하는 단계; (b) 상기 금속 박막이 형성된 기판을 열처리 하여 금속 실리사이드 층을 형성하는 단계; 및 (c) 상기 금속 실리사이드 층에 단결정 층을 성장시키는 단계를 포함한다. 이와 같은 본 발명을 제공하게 되면, 단결정 박막과 실리콘 기판 사이의 격자상수 부정합과 열팽창계수의 차이로 인해 발생되는 결정 결함(주로 전위 결함)을 감소시키고, 화합물 단결정 박막에 야기되는 응력을 해소하여 단결정 박막에 크랙이 발생되는 것을 방지하게 되어 고품위 단결정 화합물 단결정 박막을 제조할 수 있게 된다.

Abstract translation: 本发明涉及通过该方法制备的单晶薄膜和单晶薄膜的制备方法。 该方法包括：（a）通过在基底上沉积金属来形成薄膜的步骤; （b）通过对其上形成有金属薄膜的基板进行热处理来形成金属硅化物层的步骤; 和（c）在金属硅化物层上生长单晶层的步骤。 根据本发明，可以降低潜在的晶体缺陷，其中通过单晶薄膜和硅衬底之间的热膨胀系数和晶格常数失配两者产生晶体缺陷。 此外，该方法通过释放施加到化合物中的单晶薄膜上的应力来防止单晶薄膜上的裂纹。 因此，可以制备单晶化合物中的高品质单晶薄膜。

公开(公告)号：WO2010044528A1

公开(公告)日：2010-04-22

申请号：PCT/KR2009/002752

申请日：2009-05-25

Applicant: 경북대학교 산학협력단 ,  이정희 ,  나경일 ,  김기원 ,  김동석

Inventor： 이정희 ,  나경일 ,  김기원 ,  김동석

IPC: H01L21/20

CPC classification number: H01L21/0254 ,  H01L21/02491 ,  H01L21/02636

Abstract: 본 발명은 단결정 박막 제조방법 및 그 방법에 의해 제조된 단결정 박막에 관한 것으로, (a) 기판을 패터닝 하는 단계; (b) 상기 패터닝된 기판상에 금속을 증착하여 박막을 형성하는 단계; (c) 상기 금속 박막이 형성된 기판을 열처리 하여 패터닝된 금속 실리사이드 층을 형성하는 단계; 및 (d) 상기 패터닝된 금속 실리사이드 층에 단결정 층을 성장시키는 단계를 포함한다. 이와 같은 본 발명을 제공하게 되면, 단결정 박막과 실리콘 기판 사이의 격자상수 부정합과 열팽창계수의 차이로 인해 발생되는 결정 결함(주로 전위 결함)을 감소시키고, 화합물 단결정 박막에 야기되는 응력을 해소하여 단결정 박막에 크랙이 발생되는 것을 방지하게 되어 고품위 단결정 화합물 단결정 박막을 제조할 수 있게 된다.

Abstract translation: 本发明涉及通过该方法制备的单晶薄膜和单晶薄膜的制备方法。 该方法包括：（a）用于图案化衬底的步骤; （b）通过在图案化衬底上沉积金属来形成薄膜的步骤; （c）通过对其上形成有金属薄膜的基板进行热处理来形成图案化的金属硅化物层的步骤; 和（d）在图案化的金属硅化物层上生长单晶层的步骤。 根据本发明，可以降低晶体缺陷（主要是潜在的缺陷），其中晶体缺陷是由单晶薄膜和硅衬底之间的热膨胀系数和晶格常数失配两者引起的。 此外，该方法通过释放施加到化合物的单晶薄膜上的应力来防止单晶薄膜上的裂纹。 因此，可以制备用于单晶化合物的高质量单晶薄膜。

公开(公告)号：KR102167018B1

公开(公告)日：2020-10-16

申请号：KR1020190010950

申请日：2019-01-29

Applicant: 경북대학교 산학협력단

Inventor： 이정희 ,  이준혁 ,  김정길 ,  손동혁

IPC: H01L29/06 ,  H01L21/02 ,  H01L21/28 ,  H01L29/792 ,  H01L21/8234

公开(公告)号：KR101688965B1

公开(公告)日：2016-12-22

申请号：KR1020150041418

申请日：2015-03-25

Applicant: 경북대학교 산학협력단

Inventor： 이정희 ,  이동기 ,  김도균 ,  조영우 ,  손동혁

IPC: H01L29/778 ,  H01L21/3063 ,  H01L21/3065 ,  H01L29/66

Abstract: 반도체소자제조방법이개시된다. 본방법은, 기판상에제1 반도체층을마련하는단계, 제1 반도체층상에기 설정된폭을갖는마스크층을형성하여제1 반도체층을건식식각하는단계, 제1 반도체층의폭이마스크층의폭보다작은폭을갖도록건식식각된제1 반도체층의측면을습식식각하는단계, 마스크층을제거하는단계, 건식식각및 습식식각에의해제1 반도체층이제거된부분에절연층을형성하는단계, 제1 반도체층과절연층상에게이트절연막을형성하는단계및 게이트절연막상에게이트전극을형성하는단계를포함한다.

公开(公告)号：KR101684614B1

公开(公告)日：2016-12-20

申请号：KR1020150025282

申请日：2015-02-23

Applicant: 경북대학교 산학협력단

Inventor： 임기식 ,  이정희

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/36

Abstract: 질화물반도체소자의제조방법이개시된다. 본방법은기판상에 GaN 층을형성하는단계, GaN 층상에절연층및 재성장 GaN 층을교번적으로적층하는단계, 기설정된소스구조, 드레인구조및 채널구조를갖도록, 절연층및 재성장 GaN 층이교번적으로적층된구조를식각하는단계, 채널구조내의복수의재성장 GaN 층사이에배치된절연층을제거하는단계및 채널구조내의복수의재성장 GaN 층을둘러싸는형태로게이트전극을형성하는단계를포함한다.

Abstract translation: 公开了一种氮化物半导体器件的制造方法。 该方法包括以下步骤：在衬底上形成GaN层; 在GaN层上交替层叠绝缘层和再生长GaN层; 蚀刻绝缘层和再生长GaN层交替层叠的结构，以具有预设的源结构，预设的漏极结构和预设的沟道结构; 消除在所述沟道结构中排列在所述多个再生长GaN层之间的绝缘层; 以及在所述沟道结构中形成围绕所述多个再生长GaN层的形状的栅电极。 因此，该方法通过使用外延横向过度生长法简化制造工艺。

公开(公告)号：KR1020160101503A

公开(公告)日：2016-08-25

申请号：KR1020150024179

申请日：2015-02-17

Applicant: 경북대학교 산학협력단

Inventor： 임기식 ,  이정희

IPC: H01L29/78 ,  H01L29/66 ,  H01L21/027

CPC classification number: H01L29/7855 ,  H01L21/0273 ,  H01L29/66795 ,  H01L29/7831

Abstract: 반도체소자및 이의제조방법이개시된다. 본발명에의한반도체소자의제조방법은기판상에반도체층을적층하는단계, 기설정된소스구조, 드레인구조및 복수의채널구조를갖도록반도체층을식각하는단계, 식각된반도체층상에포토레지스트를형성하는단계, 복수의채널구조사이에형성된포토레지스트만을유지시키고나머지포토레지스트를제거하는단계, 복수의채널구조및 복수의채널구조사이에형성된포토레지스트상에복수의채널구조를연결하도록게이트전극을형성하는단계및 복수의채널구조사이에형성된포토레지스트를제거하는단계를포함한다.

Abstract translation: 公开了一种半导体器件及其制造方法。 制造半导体器件的方法包括以下步骤：在衬底上层叠半导体层; 蚀刻半导体层以具有预定的源极结构，漏极结构和多个沟道结构; 在蚀刻的半导体层上形成光致抗蚀剂; 除去形成在多个通道结构之间的光致抗蚀剂之外的光致抗蚀剂; 形成栅电极，以便连接多个沟道结构上的多个沟道结构和形成在多个沟道结构之间的光致抗蚀剂; 以及去除形成在所述多个通道结构之间的所述光致抗蚀剂。

公开(公告)号：KR1020160087008A

公开(公告)日：2016-07-21

申请号：KR1020150004026

申请日：2015-01-12

Applicant: 경북대학교 산학협력단

Inventor： 이정희 ,  김도균 ,  김동석 ,  강희성 ,  조영우

IPC: H01L29/66

CPC classification number: H01L29/66431

Abstract: 본발명은쇼트채널구조를갖는질화물반도체소자의제조방법에관한것으로서, 보다상세하게는소스전극에서게이트영역으로의액세스저항및 소스/드레인영역과게이트영역의접촉저항을감소시킬수 있도록게이트길이를최소화하여스위칭속도가우수하고전류의크기를최대화할수 있는쇼트채널구조를갖는질화물반도체소자의제조방법에관한것이다. 상기와같은목적을달성하기위한본 발명의바람직한일 측면에따르면, 제 1 질화물반도체박막상에제 2 질화물반도체물질이이종접합된기판을형성하는단계; 상기기판상에절연막을증착한후 중앙부를제외한양 측부를식각하여, 상기제 1 질화물반도체물질의일부가측면하부에서외부로노출되는기둥을형성하는단계; 상기기둥을식각하여폭을축소하는단계; 상기기둥의양 측부에고농도 n-type의물질로이루어지는전극층을재성장시키는단계; 상기절연막을제거한후 상기기판의표면에게이트유전체층을증착하는단계; 상기기둥의양 측부에각각소스전극및 드레인전극을형성하는단계; 및상기기둥의상부일측에게이트단자를형성하는단계를포함하는쇼트채널구조를갖는질화물반도체소자의제조방법이제공된다.

Abstract translation: 本发明涉及一种制造具有短沟道结构的氮化物半导体器件的方法，更具体地说，涉及一种制造具有短沟道结构的氮化物半导体器件的方法，以最小化栅极的长度以降低对栅极的访问阻力 来自源电极的栅极区域以及源极/漏极区域与栅极区域之间的接触电阻，从而提供优异的开关速度并使电流强度最大化。 根据本发明的一个实施例，该方法包括以下步骤：在第一氮化物半导体薄膜上形成具有异质结的第二氮化物半导体材料的衬底; 在衬底上沉积绝缘膜并蚀刻除了中心部分之外的两侧以形成在侧表面的较低功率中将第一氮化物半导体材料的一部分暴露于外部的列; 通过蚀刻柱减小柱的宽度; 在柱的两侧重新生长包含高浓度的n型材料的电极层; 在去除绝缘膜之后，在基板的表面上沉积栅介质层; 在所述塔的两个侧面部分形成源电极和漏电极; 以及在所述塔的一个上侧形成栅极端子。

公开(公告)号：KR101623381B1

公开(公告)日：2016-05-23

申请号：KR1020140041583

申请日：2014-04-08

Applicant: 경북대학교 산학협력단

Inventor： 임기식 ,  이정희

IPC: H01L21/335 ,  H01L29/78 ,  H01L21/318

Abstract: 질화물반도체소자및 그의제조방법이제공된다. 본질화물반도체소자의제조방법은기판상에질화갈륨층을성장시키고, 질화갈륨층상에기설정된도핑농도를갖는제1 질화물층을성장시키며, 제1 질화물층을식각하여질화갈륨층상에소스영역, 드레인영역및 소스영역과드레인영역사이를연결하는핀 모양채널층을형성하고, 소스영역및 드레인영역의도핑농도를높이며, 채널층을감싸는절연층을형성하고, 소스영역및 드레인영역에제1 전극및 제2 전극을형성하고, 절연층을감싸는제3 전극을형성한다.

公开(公告)号：KR101465548B1

公开(公告)日：2014-11-26

申请号：KR1020130147065

申请日：2013-11-29

Applicant: 경북대학교 산학협력단

Inventor： 이정희 ,  김륜휘 ,  조영우 ,  김동석 ,  원철호

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L27/1211

Abstract: 핀 전계 효과 트랜지스터가 개시된다. 본 핀 전계 효과 트랜지스터는, 기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 핀 구조는 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조, 제1 핀 구조 상부에 배치된 게이트 절연막 및 게이트 절연막 상부에 배치된 게이트 전극을 포함하며, 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다.

Abstract translation: 披露了一种鳍式场效应晶体管。 鳍状场效应晶体管具有鳍状结构，其中源极区和漏极区在衬底的上部彼此分离，并且源极区连接到漏极区。 翅片结构包括布置在基板的上部的第一区域上的第一翅片结构和布置在基板的第二区域上的第二翅片结构，其中第一区域和第二区域彼此连接。 翅片结构包括布置在第一鳍结构的上部的栅极绝缘层和布置在栅极绝缘层的上部的栅电极。 第二鳍结构是其上未掺杂的多个氮化物层和掺杂的多个电阻氮化物层在垂直方向上交替堆叠的堆叠结构。