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公开(公告)号：KR1020170084585A
公开(公告)日：2017-07-20
申请号：KR1020160003803
申请日：2016-01-12
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
Abstract: 다양한실시예들은칩 간무선통신에서조리개배열(aperture array)을이용하여신호간간섭의영향을줄이는장치및 방법을제공한다. 상기장치는신호를송신하는적어도하나의송신안테나를포함하는송신부와, 상기신호를수신하는적어도하나의수신안테나를포함하는수신부와, 상기신호의경로를가이드하는적어도하나의개구부(opening)를포함하는가이드부를포함하고, 상기적어도하나의송신안테나, 상기적어도하나의수신안테나, 및상기적어도하나의개구부는각각대응하도록배치된다.
Abstract translation: 各种实施例提供了一种用于在芯片间无线通信中使用孔径阵列来降低信号间干扰的影响的设备和方法。 该装置包括至少一个，并且包括一个发射天线，所述至少一个开口的接收单元包括至少一个接收天线，用于接收所述信号的（开口）的发送部，引导信号的路径来传输信号 其中至少一个发射天线，至少一个接收天线和至少一个孔径分别相应地布置。
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公开(公告)号：KR1020160081463A
公开(公告)日：2016-07-08
申请号：KR1020140195336
申请日：2014-12-31
Applicant: 고려대학교 산학협력단
IPC: H03B5/18
CPC classification number: H03B5/1841 , H03B5/1852
Abstract: 고주파신호의생성을위한크로스커플드발진기가제공된다. 개시된크로스커플드발진기는컬렉터바이어스로부터바이어스전압을인가받는제1 컬렉터, 제1-1 트랜스미션라인을통해베이스바이어스로부터바이어스전압을인가받는제1 베이스, 및제1 이미터를포함하는제1 트랜지스터; 및상기컬렉터바이어스로부터바이어스전압을인가받는제2 컬렉터, 제2-1 트랜스미션라인을통해상기베이스바이어스로부터바이어스전압을인가받는제2 베이스, 및제2 이미터를포함하는제2 트랜지스터;를포함한다.
Abstract translation: 提供了一种用于产生高频信号的交叉耦合振荡器，能够在没有直流阻塞电容器的情况下分别施加偏置到基极和集电极。 所公开的交叉耦合振荡器包括：第一晶体管，其包括从集电极偏压接收偏置电压的第一集电极，通过第（1-1）传输线接收来自基极偏置的偏置电压的第一基极， 和第一个发射极; 以及第二晶体管，其包括从所述集电极偏压接收偏置电压的第二集电极，经由第（2-1）传输线从所述基极偏压接收偏置电压的第二基极和第二发射极。
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Patent Agency Ranking
公开(公告)号：KR101098401B1
公开(公告)日：2011-12-26
申请号：KR1020090016618
申请日：2009-02-27
Applicant: 고려대학교 산학협력단
IPC: H01L29/78
Abstract: 구체적으로본 발명은기판; Ⅲ-Ⅴ화합물반도체물질로이루어져상기기판위에차례로적층된버퍼층, 채널층, 하이밴드갭층, Sb를포함한Ⅲ-Ⅴ화합물반도체물질로이루어져게이트리세스를형성하도록상기하이밴드갭층위에적층된캡층을포함하는Ⅲ-Ⅴ화합물반도체의이종접합구조; 상기캡층에오믹접촉된소스및 드레인영역; 및상기게이트리세스에쇼트키접합된금속게이트를포함하는Ⅲ-Ⅴ화합물반도체를이용한 FET 및이의제조방법을제공한다.
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公开(公告)号：KR1020090104444A
公开(公告)日：2009-10-06
申请号：KR1020080029867
申请日：2008-03-31
Applicant: 고려대학교 산학협력단
IPC: H01L21/8238
CPC classification number: H01L21/823892 , H01L21/823807
Abstract: PURPOSE: A CMOS apparatus and its fabrication method are provided to minimize the thermal damage applied to the III-V compound HEMT. CONSTITUTION: The CMOS apparatus includes the silicon substrate(2), the P-type MISFET, the first protective film(40), N HEMT, the second protective film(70), the first gate, a source/drain electrodes(72,74,76), the second gate, a source, and drain electrodes(82,84,86). The silicon substrate has the first and the second part(A,B). The P-type MISFET is formed in the first area of the silicon substrate. The first protective films cover the MISFET(20) and the first area. The N HEMT is formed in the second part of the silicon substrate. The second protective films cover the first protective films, HEMT and the second part. The first gate, a source and the drain electrode are connected to the first metal gates of MISFET, and a source and drain region through the first and the second protective films. The second gate, a source, and the drain electrode are connected to the second metal gates of HEMT, and a source and drain region through the second protective films.
Abstract translation: 目的：提供一种CMOS器件及其制造方法，以最小化施加于III-V复合HEMT的热损伤。 构成：CMOS器件包括硅衬底（2），P型MISFET，第一保护膜（40），N HEMT，第二保护膜（70），第一栅极，源极/漏极（72， 74,76），第二栅极，源极和漏极（82,84,86）。 硅衬底具有第一和第二部分（A，B）。 P型MISFET形成在硅衬底的第一区域中。 第一个保护膜覆盖了MISFET（20）和第一个区域。 N HEMT形成在硅衬底的第二部分中。 第二保护膜覆盖第一保护膜，HEMT和第二部分。 第一栅极，源极和漏极连接到MISFET的第一金属栅极，以及通过第一和第二保护膜的源极和漏极区域。 第二栅极，源极和漏极连接到HEMT的第二金属栅极，并且通过第二保护膜连接到源极和漏极区域。
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公开(公告)号：KR101020841B1
公开(公告)日：2011-03-09
申请号：KR1020080029867
申请日：2008-03-31
Applicant: 고려대학교 산학협력단
IPC: H01L21/8238
Abstract: 본 발명은 웨이퍼 등의 실리콘기판에 P형 MISFET와 N형 III-V 화합물 HEMT를 일괄제작 방식으로 집적시킨 CMOS 장치 및 이의 제조방법에 관한 것이다.
구체적으로 본 발명은 금속게이트와 소스 및 드레인영역을 갖는 P형 및 N형 FET를 포함하는 CMOS 장치로서, 제 1 및 제 2 영역이 구분 정의된 실리콘기판과; 상기 실리콘기판 일면의 상기 제 1 영역에 형성된 P형 MISFET와; 상기 MISFET 및 상기 제 1 영역을 덮는 제 1 보호막과; 상기 실리콘기판 일면의 상기 제 2 영역에 형성된 N형 HEMT와; 상기 제 1 보호막과 상기 HEMT 및 상기 제 2 영역을 덮는 제 2 보호막과; 상기 제 1 및 제 2 보호막을 관통하여 상기 MISFET의 제 1 금속게이트, 소스 및 드레인영역에 각각 연결된 제 1 게이트, 소스, 드레인전극과; 상기 제 2 보호막을 관통하여 상기 HEMT의 제 2 금속게이트, 소스 및 드레인영역에 각각 연결된 제 2 게이트, 소스, 드레인전극을 포함하는 CMOS 장치 및 이의 제조방법을 제공한다..-
公开(公告)号：KR1020100097793A
公开(公告)日：2010-09-06
申请号：KR1020090016618
申请日：2009-02-27
Applicant: 고려대학교 산학협력단
IPC: H01L29/78
CPC classification number: H01L29/778 , H01L29/0891 , H01L29/41725
Abstract: PURPOSE: A field effect transistor using III-V compound semiconductor and a fabricating method of the same are provided to improve the yielding rate due to the reduced processing time by omitting or simplifying an additional etching process for gate recess. CONSTITUTION: A buffer layer(22) is formed on a substrate(2). A channel layer(24) is formed on the buffer layer. A high band gap layer(26) is formed on the channel layer. A cap layer(28) is formed on the high band gap layer. Source and drain regions(42, 44) are touched by the cap layer. A metal gate(50) is Scottky connected with the high band gap layer through the gate recess(32).
Abstract translation: 目的：提供使用III-V族化合物半导体的场效应晶体管及其制造方法，以通过省略或简化栅极凹槽的附加蚀刻工艺来缩短处理时间来提高屈服率。 构成：在衬底（2）上形成缓冲层（22）。 在缓冲层上形成沟道层（24）。 在沟道层上形成高带隙层（26）。 盖层（28）形成在高带隙层上。 源极和漏极区域（42,44）被盖层触摸。 金属栅极（50）通过栅极凹槽（32）与高带隙层连接。
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公开(公告)号：KR101655633B1
公开(公告)日：2016-09-22
申请号：KR1020140195336
申请日：2014-12-31
Applicant: 고려대학교 산학협력단
IPC: H03B5/18
Abstract: 고주파신호의생성을위한크로스커플드발진기가제공된다. 개시된크로스커플드발진기는컬렉터바이어스로부터바이어스전압을인가받는제1 컬렉터, 제1-1 트랜스미션라인을통해베이스바이어스로부터바이어스전압을인가받는제1 베이스, 및제1 이미터를포함하는제1 트랜지스터; 및상기컬렉터바이어스로부터바이어스전압을인가받는제2 컬렉터, 제2-1 트랜스미션라인을통해상기베이스바이어스로부터바이어스전압을인가받는제2 베이스, 및제2 이미터를포함하는제2 트랜지스터;를포함한다.
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