公开(公告)号：KR101691457B1

公开(公告)日：2016-12-30

申请号：KR1020157006153

申请日：2012-09-26

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데 ,  요시우라야스히로 ,  오츠키에이코

IPC: H01L21/67 ,  H01J37/30 ,  H01L21/677

CPC classification number: H01L21/263 ,  H01J37/30 ,  H01J37/3002 ,  H01J2237/201 ,  H01J2237/202 ,  H01J2237/20221 ,  H01J2237/30455 ,  H01J2237/317 ,  H01L21/67115 ,  H01L21/67718 ,  H01L21/67745 ,  H01L21/6776 ,  H01L21/68

Abstract: 본원의발명에관한반도체장치의제조방법은, 복수의피처리물을, 제1트레이위와, 상기제1트레이와접하는제2트레이위에늘어놓은공정과, 상기제1트레이와상기제2트레이가접하는접촉위치의바로위에형성된조사장치로부터조사물을방출하면서, 상기조사장치를상기접촉위치를횡단하는방향인제1 방향을따라스윙시키고, 상기제1트레이와상기제2트레이를상기제1 방향과수직을이루는제2 방향으로이동시킴으로써상기복수의피처리물에상기조사물을조사하는것을복수회반복하는복수의조사공정과, 상기복수의조사공정의사이에적어도 1회실시되고, 상기제1트레이와상기제2트레이의상기제2 방향으로향하는방향을변경하지않고상기제1트레이와상기제2트레이의위치를교체하는교체공정을구비한다.

Abstract translation: 根据本发明的半导体器件制造方法包括将多个处理对象布置在与第一托盘相邻的第一托盘和第二托盘上的步骤，多个施加步骤，其中将应用物质应用于多个 通过从第一托盘和第二托盘彼此接触的接触位置正上方形成的施加装置发射施加物质，通过沿着第一方向跨越接触位置摆动施加装置来重复加工物体一定次数 并且通过沿着与第一方向垂直的第二方向移动第一托盘和第二托盘，以及互换步骤，将第一托盘和第二托盘互换在适当位置，而不改变对应于第一托盘和第二托盘的方向 所述第二方向，所述交换步骤在所述多个之中至少执行一次 应用步骤。

公开(公告)号：KR1020130122912A

公开(公告)日：2013-11-11

申请号：KR1020130041467

申请日：2013-04-16

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 야마시타준이치 ,  테라시마토모히데

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L28/40 ,  H01L27/0629 ,  H01L27/0652 ,  H01L27/0676 ,  H01L27/1203 ,  H01L28/60 ,  H01L29/94

Abstract: The present invention relates to a semiconductor device where a part, where a cavity region (4) is positioned, and a part, where the cavity region is not positioned, exist between a collector electrode (18) and a semiconductor substrate (1). A floating silicon layer (21), which is electrically separated by an insulating film (2), an insulating film (20), and an insulating film (17), is formed between the collector electrode and the substrate where the cavity region is not positioned.

Abstract translation: 本发明涉及一种半导体器件，其中，在集电极（18）和半导体衬底（1）之间存在其中定位有空腔区域（4）的部分和空腔区域未定位的部分。 在集电极和不具有空腔区域的基板之间形成有由绝缘膜（2）电隔离的浮动硅层（21），绝缘膜（20）和绝缘膜（17） 定位。

公开(公告)号：KR1020120022056A

公开(公告)日：2012-03-09

申请号：KR1020110070194

申请日：2011-07-15

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L29/72 ,  H01L29/78

CPC classification number: H01L29/7393 ,  H01L29/0657 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1087 ,  H01L29/402 ,  H01L29/407 ,  H01L29/7394 ,  H01L29/7835 ,  H01L29/66712

Abstract: PURPOSE: A semiconductor device is provided to improve a withstand voltage property by preventing a depletion layer from being spread to a third impurity area. CONSTITUTION: An N-semiconductor layer(2) is formed by interposing a dielectric unit on a main surface of a semiconductor substrate. An N type impurity area and a P type impurity area(4) are formed in a preset area of the N-semiconductor layer. A gate electrode is formed on the surfaces of the P type impurity area. A P type impurity area(6) is formed on the preset area of the N-semiconductor layer. An N type impurity area(13) is formed from the surface of the N-type semiconductor layer and a dielectric unit as a depletion layer stopper and includes higher impurity density than the impurity density of the N-semiconductor layer.

Abstract translation: 目的：提供半导体器件以通过防止耗尽层扩散到第三杂质区域来提高耐电压性能。 构成：通过在半导体衬底的主表面上插入介质单元来形成N半导体层（2）。 在N半导体层的预设区域中形成N型杂质区域和P型杂质区域（4）。 在P型杂质区域的表面上形成栅电极。 在N半导体层的预设区域上形成P型杂质区域（6）。 从N型半导体层的表面和作为耗尽层阻挡层的介质单元形成N型杂质区域（13），并且包含比N型半导体层的杂质浓度高的杂质浓度。

公开(公告)号：KR100965130B1

公开(公告)日：2010-06-23

申请号：KR1020070118914

申请日：2007-11-21

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L27/06

CPC classification number: H02J7/022 ,  H01L27/0629 ,  H01L27/0635 ,  H03K17/6871 ,  H03K17/6872 ,  H03K17/6874 ,  H03K19/017509 ,  Y02B40/90

Abstract: 충전대상 소자(C)에 충전 전류를 공급하는 반도체 장치로서, 반도체 장치는, 제1도전형의 반도체층(1)과, 충전대상 소자(C)의 제1전극에 결합되는 제1노드(N1)와, 전원 전압이 공급되는 전원전위 노드(NL1)에 결합되는 제2노드(N2)를 가지고, 반도체층(1)의 주표면측 위에 형성되는 제2도전형의 제1반도체 영역(2)과, 전원전위 노드(NL1)에 결합되는 제3노드(N3)를 가지고, 제1반도체 영역(2)의 표면에 있어서 반도체층(1)과 간격을 두고 형성되는 제1도전형의 제2반도체 영역(3)과, 제3노드(N3)로부터 반도체 층(1)으로의 전하 캐리어의 이동을 제한하는 전하 캐리어 이동 제한부를 구비한다.
충전대상 소자, 노드, 전하 캐리어, 반도체 영역

公开(公告)号：KR1020090124913A

公开(公告)日：2009-12-03

申请号：KR1020090013725

申请日：2009-02-19

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L29/73 ,  H01L29/78

CPC classification number: H01L27/0722 ,  H01L27/0248 ,  H01L29/78 ,  H03K17/0406 ,  H03K17/567 ,  H01L29/7395

Abstract: PURPOSE: A semiconductor device is provided to thin gate insulation thickness of a second insulated gate field effect transistor by alleviating a gate voltage of the second insulated gate field effect transistor. CONSTITUTION: A first conductive node is connected to a first electrode node(3). A second conductive node is connected to a second electrode node(4). A first bipolar transistor(BT) has a first base node. An N channel first insulated gate field effect transistor is connected between the second electrode node and a base node(5) of the first bipolar transistor. A third conductive node is electrically connected to a gate electrode and the first electrode node. A fourth conductive node is electrically connected to the base node of the first bipolar transistor.

Abstract translation: 目的：通过减轻第二绝缘栅场效应晶体管的栅极电压，提供半导体器件以减小第二绝缘栅场效应晶体管的栅绝缘厚度。 构成：第一导电节点连接到第一电极节点（3）。 第二导电节点连接到第二电极节点（4）。 第一双极晶体管（BT）具有第一基极节点。 N沟道第一绝缘栅场效应晶体管连接在第二电极节点和第一双极晶体管的基极节点（5）之间。 第三导电节点电连接到栅电极和第一电极节点。 第四导电节点电连接到第一双极晶体管的基极节点。

公开(公告)号：KR1020070033875A

公开(公告)日：2007-03-27

申请号：KR1020060077067

申请日：2006-08-16

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L27/098

CPC classification number: H01L27/092 ,  H01L29/0634 ,  H01L29/0692 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/7816 ,  H01L29/7835

Abstract: A semiconductor device that can prevent an unnecessary current path from being formed so that a normal signal is transmitted is provided. The semiconductor device comprises an N- region formed in a surface region of a P type substrate, a P region formed in the surface region, the P region included in the N- region or adjacent to the N- region, one or more semiconductor elements each of which has a first N type region and a second N type region formed in a portion of the P region, the first N type region and the second N type region being separated from each other, a first electrode formed on the first N type region, a second electrode formed on the second N type region, and a gate electrode formed over a surface of the P region between the first N type region and the second N type region. The first N type region and the second N type region are surrounded by the P region and separated from the N- region.

Abstract translation: 提供了一种能够防止形成不必要的电流路径从而发送正常信号的半导体器件。 半导体器件包括形成在P型衬底的表面区域中的N-区域，形成在表面区域中的P区域，包括在N-区域中或与N-区域相邻的P区域，一个或多个半导体元件 所述第一N型区域和所述第二N型区域中的每一个具有形成在所述P区域的一部分中的第一N型区域和第二N型区域，所述第一N型区域和所述第二N型区域彼此分离，形成在所述第一N型 在第二N型区域上形成的第二电极以及在第一N型区域和第二N型区域之间的P区域的表面上形成的栅电极。 第一N型区域和第二N型区域被P区域包围并与N-区域分开。

公开(公告)号：KR101606374B1

公开(公告)日：2016-03-25

申请号：KR1020140081784

申请日：2014-07-01

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 야마시타준이치 ,  테라시마토모히데

IPC: H01L27/12 ,  H01L29/739

CPC classification number: H01L29/0649 ,  H01L21/761 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/76289 ,  H01L27/1203

Abstract: 본발명은, 매립절연막과기판사이에공동영역을형성해서내압을높이면서, 충분한기계적강도를갖는반도체장치를제공하는것을목적으로한다. 기판(12)과, 이기판위에형성된매립절연막(14)과, 이매립절연막위에형성된 SOI층(20)과, 이 SOI층을제1 SOI층(20a)과, 이제1 SOI층과절연된제2 SOI층(20b)으로구분하는절연막(22)과, 이제1 SOI층에형성된소자(30)와, 일단에이 제2 SOI층의바로위에위치하는패드(70a)를갖고, 타단은이 제1 SOI층에접속된전극(70)을구비하고, 이제1 SOI층의바로아래에있어서매립절연막과이 기판사이에공동영역(18)을갖고, 이제2 SOI층의바로아래에있어서이 매립절연막의적어도일부는이 기판에직접접한다.

Abstract translation: 半导体器件包括衬底，在衬底上形成的埋入绝缘膜，形成在掩埋绝缘膜上的SOI层，形成为从SOI层的顶表面延伸到掩埋绝缘膜并将SOI划分的绝缘膜 层与第一SOI层隔离的第一SOI层和第二SOI层，形成在第一SOI层中的元件，以及在其一端具有位于第二SOI层正上方的焊盘的另一端 电极连接到第一SOI层。 在第一SOI层正下方的掩埋绝缘膜和基板之间形成空洞区域。 直接在第二SOI层正下方的埋入绝缘膜的部分至少部分地与衬底直接接触。

公开(公告)号：KR101329608B1

公开(公告)日：2013-11-15

申请号：KR1020110133453

申请日：2011-12-13

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L29/861 ,  H01L29/06

CPC classification number: H01L29/861 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/404

Abstract: 복수의 플로팅 영역 사이의 전위차의 불균일을 줄일 수 있는 반도체 장치를 제공한다. 반도체 장치는, 영역 3(k)와 영역 3(k+1)사이에, 외부용량 6(k)을 구비하고 있다. 복수의 외부용량 6(k)은, 그 용량이 k의 증가와 함께 (즉, 도 1의 지면 우측에서 지면 좌측을 향하는 만큼) 커지도록 설정되어 있다. 이 구조에 의해, 영역 3(k)와 영역 3(k+1)사이의 전위차의 불균일을 줄일 수 있다.

Abstract translation: 提供一种能够减少多个浮置区域之间的电位差的不均匀性的半导体装置。 半导体器件在区域3（k）和区域3（k + 1）之间具有外部电容器6（k）。 多个外部电容器6（k）被设置为使得它们的电容随着k的增加而增加（即，从图1的右侧朝向图的左侧）。 利用该结构，可以减小区域3（k）和区域3（k + 1）之间的电位差的变化。

公开(公告)号：KR1020080092825A

公开(公告)日：2008-10-16

申请号：KR1020070118915

申请日：2007-11-21

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L29/78

CPC classification number: H01L27/088 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/66681 ,  H01L29/7816 ,  H01L2924/0002 ,  H03K17/567 ,  H03K17/6871 ,  H03K19/017545 ,  H03K2217/0063 ,  H01L2924/00

Abstract: A semiconductor apparatus is provided to improve a withstanding voltage and to reduce the size of the semiconductor apparatus by removing a pn junction from a second semiconductor region to reduce an occupying area. An n- diffusion region(5) served as a drain region is formed on an n-type semiconductor region(3). A p diffusion region(7) and an n+ diffusion region(8) as a source region are formed a side of the n- diffusion region. A groove unit(10) is formed at the other side of the n- diffusion region and a dielectric is gap-filled. A p- gap-filling layer(13) is formed beneath the n- diffusion region. An n+ diffusion region(14) to which a high voltage is applied is formed on a region of the n-type semiconductor region. The n+ diffusion region is electrically connected to the n- diffusion region by a wire(20) having a resistance(R). A gate dielectric(19) is disposed on a surface of the p diffusion region part inserted by the n+ diffusion region and the n_ diffusion region to form a gate electrode(17).

Abstract translation: 提供半导体装置以通过从第二半导体区域去除pn结来降低占用面积来改善耐受电压并减小半导体装置的尺寸。 在n型半导体区域（3）上形成用作漏极区域的n-扩散区域（5）。 作为源区的p扩散区（7）和n +扩散区（8）形成在n扩散区的一侧。 沟槽单元（10）形成在n扩散区域的另一侧，并且电介质是间隙填充的。 在n-扩散区域下面形成p-间隙填充层（13）。 在n型半导体区域的区域上形成施加高电压的n +扩散区域（14）。 n +扩散区通过具有电阻（R）的导线（20）与n扩散区电连接。 栅极电介质（19）设置在由n +扩散区域和n_扩散区域插入的p扩散区域部分的表面上以形成栅电极（17）。

公开(公告)号：KR100689728B1

公开(公告)日：2007-03-08

申请号：KR1020050059706

申请日：2005-07-04

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 테라시마토모히데

IPC: H01L29/70

CPC classification number: H01L29/7395 ,  H01L27/0647 ,  H01L29/7393

Abstract: IGBT의 동작과 역도통 기능의 양쪽의 특성을 동시에 개선할 수 있는 반도체 장치를 제공한다. 이 반도체 장치(1A)는, N
- 에피택셜층(5)의 표면층에 각 P확산영역(9)(11)으로부터 이격되어 형성된 P확산영역(23)과, P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 형성된 N
+ 확산영역(25)과, N
+ 확산영역(25)에 설치됨과 동시에 제 1콜렉터 전극(19a)과 접속된 제 2콜렉터 전극(19b)과, P확산영역(23) 및 N
- 에피택셜층(5)에 설치되어, N
- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하는 전극(27)을 구비한다.
반도체 장치, P확산영역, N+확산영역, N-에피택셜층