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公开(公告)号：KR101792273B1
公开(公告)日：2017-11-01
申请号：KR1020120063795
申请日：2012-06-14
Applicant: 삼성전기주식회사
CPC classification number: H01F3/14 , H01F17/0013 , H01F17/0033 , H01F27/292
Abstract: 본발명의일 실시형태의적층칩 전자부품은 2016 사이즈이하이며, 다수의자성체층을포함하는적층바디; 상기적층바디내에서적층방향으로전기적으로접속되어코일패턴을이루도록형성되는도전패턴; 및적층된자성체층들사이에서상기적층바디의적층면전체에형성되며, 두께 Tg는 1㎛≤Tg≤7㎛의 범위를가지는비자성갭 층;을포함하며, 상기비자성갭 층은상기자성체층들중 적어도 4층이상상기코일패턴의회전턴 수이하의범위의갭 층수를가질수 있다.
Abstract translation: 根据本发明的实施例的多层片式电子元件具有2016或更小的尺寸并且包括具有多个磁性体层的多层体; 导电图案，其在层叠体中沿层叠方向电连接以形成线圈图案; 并且，在层叠磁性体层之间的层叠体的整个层叠面上形成厚度Tg为1μm≤Tg≤7μm的非磁性间隙层， 至少四层线圈图案可以具有在不超过线圈图案的旋转圈数的范围内的间隙数量。
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公开(公告)号：KR1020150081834A
公开(公告)日：2015-07-15
申请号：KR1020140001734
申请日：2014-01-07
Applicant: 삼성전기주식회사
CPC classification number: H01F17/0013 , H01F27/006 , H01F27/292 , H01F27/324
Abstract: 본발명은절연기판을포함하는세라믹본체; 및상기세라믹본체의일면에형성된제1, 제2 외부전극과상기세라믹본체의일면과마주보는타면에형성된제3, 제4 외부전극;을포함하고, 상기세라믹본체는상기절연기판상부및 하부에배치되며, 절연막으로둘러싸인제1 내지제4 코일부를포함하며, 상기제1 코일부와제2 코일부는상기절연기판의상부로서동일평면상에나란하게같은방향으로감겨진이중코일이고, 상기제3 코일부와제4 코일부는상기절연기판의하부로서동일평면상에나란하게같은방향으로감겨진이중코일이며, 상기제1 코일부와제2 코일부의일단은상기세라믹본체의일면과타면으로각각노출되며상기제3 코일부와제4 코일부의일단은상기세라믹본체의일면과타면으로각각노출되어, 상기제1 내지제4 외부전극에접속되는코일부품을제공한다.
Abstract translation: 本发明包括一种包括绝缘基板的陶瓷体; 以及形成在陶瓷体的一侧上的第一和第二外部电极以及形成在面向陶瓷体的一侧的另一侧的第三和第四外部电极。 陶瓷体包括布置在绝缘层的上部和下部并被绝缘层包围的第一至第四线圈部分。 第一和第二线圈部分是与绝缘层的上部平行于同一平面的双线圈。 第三和第四线圈部分是与绝缘层的下部平行于同一平面的双线圈。 第一部分的端部和第二线圈部分的端部分别暴露于陶瓷体的一端和另一端。 第三部分的端部和第四线圈部分的端部分别暴露于陶瓷体的一端和另一端。 线圈部件连接到第一至第四外部电极。
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公开(公告)号：KR1020150011168A
公开(公告)日：2015-01-30
申请号：KR1020130086105
申请日：2013-07-22
Applicant: 삼성전기주식회사
CPC classification number: H01F1/33 , B22F1/02 , B22F2998/10 , C22C33/02 , C22C2202/02 , H01F27/255 , B22F1/0003 , B22F2003/248
Abstract: 본 발명의 일 실시형태는 표면에 형성된 산화층을 포함하는 복수의 복합 자성 입자; 및 상기 복수의 복합 자성 입자 사이에 존재하는 페라이트; 를 포함하는 자성 재료를 제공할 수 있다.
Abstract translation: 本发明提供能够降低涡流损耗和磁滞损耗的磁性材料及其制造方法以及包括该磁性材料的电子部件。 根据本发明的一个实施方案的磁性材料包括其表面上包括氧化物层的多个复合磁性颗粒和位于复合磁性颗粒之间的铁氧体。 氧化物层包括Cr 2 O 3。
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Patent Agency Ranking
公开(公告)号：KR101472673B1
公开(公告)日：2014-12-24
申请号：KR1020130049980
申请日：2013-05-03
Applicant: 삼성전기주식회사
Abstract: 본발명은금속자성체코어의표면에유전체쉘이코팅된코어-쉘구조의금속자성체/유전체복합자성분말, 이의제조방법, 및이를이용한파워인덕터에관한것이다. 본발명은높은포화자속밀도를갖는금속자성체를코어로사용하고, 상기금속자성체표면에유전체물질을쉘로코팅시킨코어-쉘구조의금속자성체/유전체복합자성분말을제조할수 있다. 또한, 상기코어-쉘구조의금속자성체/유전체복합자성분말을파워인덕터에사용함으로써우수한직률중첩특성(DC-Bias)을구현할수 있어, 대전류에서도사용가능한효과를가진다.
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公开(公告)号：KR101442404B1
公开(公告)日：2014-09-17
申请号：KR1020130034706
申请日：2013-03-29
Applicant: 삼성전기주식회사
Abstract: The present invention relates to an inductor. The inductor according to an embodiment of the present invention comprises a ferrite-organic material element with a through hole; an internal electrode formed on the ferrite-organic material element; a metal-organic material element covering the ferrite-organic material element to compose an element body with the ferrite-organic material element; and an external electrode covering the element body to be electrically connected with the internal electrode.
Abstract translation: 本发明涉及电感器。 根据本发明实施例的电感器包括具有通孔的铁素体 - 有机材料元件; 形成在铁素体 - 有机材料元件上的内部电极; 覆盖铁素体 - 有机材料元素的金属有机材料元件，以与铁素体 - 有机材料元素组成元件体; 以及覆盖元件主体以与内部电极电连接的外部电极。
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公开(公告)号：KR1020140084978A
公开(公告)日：2014-07-07
申请号：KR1020120155037
申请日：2012-12-27
Applicant: 삼성전기주식회사
Abstract: The present invention relates to an inductor and a composition for manufacturing a gap layer thereof. The inductor according to the embodiment of the present invention includes a device body and a gap layer which is formed on the device body and includes metal oxide and a shrinkage rate controller. The metal oxide includes at least one among ZrO2, Al2O3, and TiO2.
Abstract translation: 本发明涉及用于制造间隙层的电感器和组合物。 根据本发明的实施例的电感器包括器件本体和间隙层，其形成在器件主体上并且包括金属氧化物和收缩率控制器。 金属氧化物包括ZrO 2，Al 2 O 3和TiO 2中的至少一种。
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公开(公告)号：KR1020140028392A
公开(公告)日：2014-03-10
申请号：KR1020120094540
申请日：2012-08-28
Applicant: 삼성전기주식회사
CPC classification number: H01F5/003 , H01F17/0013 , H01F17/0033 , H01F27/292
Abstract: A multi-layered chip electronic component according to a different embodiment of the present invention includes: a stack body which is formed by stacking a plurality of magnetic layers; and a conductive pattern which is arranged between the magnetic layers and forms a coil pattern by an electrical connection in a stack direction. When one coil pattern is projected vertically or horizontally onto the stack body, a condition of 0.40
Abstract translation: 根据本发明的不同实施例的多层芯片电子部件包括：堆叠体，其通过堆叠多个磁性层而形成; 以及布置在磁性层之间并通过电连接沿堆叠方向形成线圈图案的导电图案。 当一个线圈图案垂直或水平地投影到堆叠体上时，满足0.40 <= A_i / A_o <= 1.03的条件（A_i是暴露于线圈图案内部的磁性层的面积） A_o是暴露于线圈图案外侧的磁性层的区域。
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公开(公告)号：KR1020130140410A
公开(公告)日：2013-12-24
申请号：KR1020120063795
申请日：2012-06-14
Applicant: 삼성전기주식회사
CPC classification number: H01F3/14 , H01F17/0013 , H01F17/0033 , H01F27/292
Abstract: A multilayered chip electronic component according to one embodiment of the present invention includes a laminated body which has a 2016 size or less and a plurality of magnetic layers; a conductive pattern which is electrically connected to the laminated body in a lamination direction and forms a coil pattern; and a non-magnetic gap layer which is formed on the lamination surface of the laminated body between laminated magnetic layers and has a thickness Tg between 1um and 7um. The non-magnetic gap layer has the number of gap layers between at least four layers and the number of rotations of the coil pattern.
Abstract translation: 根据本发明的一个实施例的多层芯片电子部件包括具有2016尺寸或更小的层叠体和多个磁性层; 导电图案，其在层叠方向上与层叠体电连接并形成线圈图案; 以及非磁性间隙层，其在层叠磁性层之间的层压体的层压面上形成，其厚度Tg为1um〜7um。 非磁隙层具有至少四层之间的间隙层数和线圈图案的转数。
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