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公开(公告)号：KR1020120018064A
公开(公告)日：2012-02-29
申请号：KR1020110071559
申请日：2011-07-19
Applicant: 삼성전자주식회사 , 엔엑스피 유에스에이, 인코포레이티드 , 글로벌파운드리즈 싱가포르 피티이 엘티디 , 인터내셔널 비즈니스 머신즈 코오퍼레이션
IPC: H01L21/8238 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/28255 , H01L29/045 , H01L29/1054 , H01L29/6659 , H01L29/66651 , H01L29/7833 , H01L29/7843 , H01L29/66045
Abstract: PURPOSE: A method for forming a CMOS transistor using a tensile stress layer and a hydrogen plasma process is provided to improve an operation property of a PMOS transistor by preventing the decrease of a on-current of the PMOS transistor. CONSTITUTION: A PMOS transistor including a SiGe channel region(111) is formed. A liner layer with tensile stress is formed on the PMOS transistor. Source and drain regions of the PMOS transistor are exposed to hydrogen plasma. A tensile stress layer is formed on the PMOS transistor. A SiN layer including the tensile stress is formed on the PMOS transistor.
Abstract translation: 目的：提供使用拉伸应力层和氢等离子体处理来形成CMOS晶体管的方法，以通过防止PMOS晶体管的导通电流的降低来改善PMOS晶体管的操作性能。 构成：形成包括SiGe沟道区（111）的PMOS晶体管。 在PMOS晶体管上形成具有拉伸应力的衬垫层。 PMOS晶体管的源极和漏极区域暴露于氢等离子体。 在PMOS晶体管上形成拉伸应力层。 在PMOS晶体管上形成包括拉伸应力的SiN层。
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公开(公告)号：KR100066842B1
公开(公告)日：1993-10-25
申请号：KR1019900016121
申请日：1990-10-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
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公开(公告)号：KR1019920017268A
公开(公告)日：1992-09-26
申请号：KR1019910003186
申请日：1991-02-27
Applicant: 삼성전자주식회사
IPC: H01L21/8238
Abstract: 내용 없음
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公开(公告)号：KR1019980065682A
公开(公告)日：1998-10-15
申请号：KR1019970000795
申请日：1997-01-14
Applicant: 삼성전자주식회사
Inventor： 강래구
IPC: H01L21/334
Abstract: 반도체장치의 형성과정에서의 게이트 산화막 형성방법에 관해 개시한다.
본 발명은 반도체기판의 셀 영역에만 선택적으로 두꺼운 게이트 산화막을 형성하기 위해 통상 실시하는 문턱전압 조절용 이온주입을 실시한 후 다시 실리콘을 이온주입하여 셀 영역에 실리콘의 농도를 기판의 다른 영역보다 높인다. 이 상태에서 기판을 산화시키면, 그 표면에는 실리콘 산화막이 형성되는데 실리콘 농도가 높은 셀 영역에는 같은 시간에 다른 영역보다 두꺼운 실리콘 산화막이 형성된다. 그리고 로직부분과 같이 셀 영역이외의 영역에서는 통상의 두께의 실리콘 산화막이 형성된다.
따라서 로직 부분의 성능저하를 방지하면서 셀 영역에 형성된 셀 커패시터에 충분한 전하를 축전시키기 위해 워드라인에 충분한 전압을 인가할 수 있다.-
公开(公告)号：KR1019980056126A
公开(公告)日：1998-09-25
申请号：KR1019960075390
申请日：1996-12-28
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 소자분리 영역에서 발생하는 누설 전류를 줄이고 메모리 소자에 있어 리프레시(refresh) 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 반도체 기판에 제1, 2, 3절연막을 순차적으로 적층하는 단계와, 상기 제3 절연막의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 제1, 2, 3절연막의 소정영역을 식각하는 단계와, 상기 포토레지스트와 제3 절연막을 제거하는 단계와, 상기 제2 절연막을 식각마스크로 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 결과물의 상부에 제4 절연막을 형성하는 단계와, 상기 제4 절연막이 형성된 반도체 기판에 제2 절연막을 연마저지층으로 하여 평탄화 공정을 진행하는 단계와, 상기 연마저지층인 제2 절연막을 제거하고 제5 절연막을 형성하는 단계와, 상기 제5 절연막에 외향 확산(out-diffusion)공정을 진행하고 문턱전압 형성을 위한 이온주입을 실시하는 단계와, 상기 제5 절연막을 제거하는 단 계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.
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Patent Agency Ranking
公开(公告)号：KR1019940005729B1
公开(公告)日：1994-06-23
申请号：KR1019890008100
申请日：1989-06-13
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10852 , H01L27/10808
Abstract: The method and structure for a stacked capacitor DRAM cells form a drain and source multi-crystal silicons (34)(36) on a board surface. The structure prevents a leakage current by forming a storage electrode (56) and bit-line at an etching process. A manufacturing methods include a 1st process which forms a 1st electric conduction layer by doping an impurity of 2nd electric conduction into an upper of semiconductor, a 2nd process which forms a 1st insulation layer on an upper of 1st electric conduction layer, a 3rd process which forms a 1st opening by etching a 1st electric conduction layer and insulation layer, a 4th process which forms a gate, a 5th process which forms a 3rd electric conduction layer.
Abstract translation: 层叠电容器DRAM单元的方法和结构在板表面上形成漏极和源极多晶硅（34）（36）。 该结构通过在蚀刻处理中形成存储电极（56）和位线来防止漏电流。 制造方法包括通过将第二导电杂质掺杂到半导体的上部形成第一导电层的第一工艺，在第一导电层的上部形成第一绝缘层的第二工艺，第三工艺 通过蚀刻第一导电层和绝缘层形成第一开口，形成栅极的第四工艺，形成第三导电层的第五工艺。
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公开(公告)号：KR100073781B1
公开(公告)日：1994-05-19
申请号：KR1019910004792
申请日：1991-03-27
Applicant: 삼성전자주식회사
IPC: H01L21/335
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公开(公告)号：KR1019920018981A
公开(公告)日：1992-10-22
申请号：KR1019910004792
申请日：1991-03-27
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 내용 없음
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公开(公告)号：KR1019920008931A
公开(公告)日：1992-05-28
申请号：KR1019900016121
申请日：1990-10-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
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