公开(公告)号：KR1020000032293A

公开(公告)日：2000-06-15

申请号：KR1019980048714

申请日：1998-11-13

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/336

Abstract: PURPOSE: A method for manufacturing a semiconductor memory device is provided to selectively form a silicide layer on a periphery region in one time of a photography process, and to form each gate spacer on a cell array region and the periphery region. CONSTITUTION: A gate(8) is formed on a substrate(2) having a cell array region and a periphery region. Next, an oxide layer(10) and an insulation layer(12) of a predetermined etching ratio are sequentially evaporated on whole area of the substrate(2) including the gate(8). Next, a mask pattern(14) is formed so that the periphery region is exposed. Next, a dry etching is performed to the insulation layer(12) in the periphery region while the oxide layer(10) is used as an etch stopping layer, so that a first gate spacer(12a) is formed. Next, a mask pattern(14) is removed. Next, the oxide layer(10) in the periphery region is removed, so that an upper area of the semiconductor substrate(2) is exposed at two sides of the gate spacer(12a). Next, a silicide layer(18) is formed on the exposed semiconductor substrate(2). Next, a dry etching is performed to the insulation layer(12) with an etching selection ratio to the silicide layer(18) in the cell array region while the oxide layer(10) is used as an etch stopping layer, so that a second gate spacer(12b) is formed.

Abstract translation: 目的：提供一种制造半导体存储器件的方法，用于在摄影过程的一次中选择性地在外围区域形成硅化物层，并且在单元阵列区域和外围区域上形成每个栅极间隔物。 构成：在具有单元阵列区域和外围区域的基板（2）上形成栅极（8）。 接下来，在包括栅极（8）的基板（2）的整个区域上依次蒸发具有预定蚀刻率的氧化物层（10）和绝缘层（12）。 接下来，形成掩模图案（14），使得外围区域露出。 接下来，在氧化物层（10）用作蚀刻停止层的同时对周边区域中的绝缘层（12）进行干蚀刻，从而形成第一栅极间隔物（12a）。 接下来，去除掩模图案（14）。 接下来，除去周边区域中的氧化物层（10），使得半导体衬底（2）的上部区域在栅极间隔物（12a）的两侧露出。 接下来，在暴露的半导体衬底（2）上形成硅化物层（18）。 接下来，在氧化物层（10）用作蚀刻停止层的情况下，以与电解槽阵列区域中的硅化物层（18）的蚀刻选择比对绝缘层（12）进行干蚀刻，从而使第二 形成栅极间隔物（12b）。

公开(公告)号：KR100251280B1

公开(公告)日：2000-04-15

申请号：KR1019980010256

申请日：1998-03-25

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: An STI method is provided to improve isolation reliability in a trench having a high aspect ratio. CONSTITUTION: In the method, a semiconductor substrate(31) is etched to the first depth(D1) to form a trench between active regions in the substrate(31) by using a mask insulating layer covering the active regions. Next, an insulating layer(43) is formed enough to fill the trench and planarized with the mask insulating layer. Thus, the insulating layer(43) has a thickness corresponding to the second depth(D) greater than the first depth(D1). The mask insulating layer is then removed to expose the active regions of the substrate(31), so that the insulating layer(43) in the trench is protruded from the substrate(31). Thereafter, an epitaxial layer(47) is grown from the substrate(31) to a height corresponding to the second depth(D) around the protruding portion of the insulating layer(43). Accordingly, a final trench isolation layer(39a) having a higher aspect ratio than the initial trench has is obtained.

Abstract translation: 目的：提供STI方法，以提高具有高纵横比的沟槽中的隔离可靠性。 构成：在该方法中，通过使用覆盖有源区的掩模绝缘层，将半导体衬底（31）蚀刻到第一深度（D1）以在衬底（31）中的有源区之间形成沟槽。 接下来，形成足够的绝缘层（43）以填充沟槽并且与掩模绝缘层平坦化。 因此，绝缘层（43）的厚度对应于比第一深度（D1）大的第二深度（D）。 然后去除掩模绝缘层以露出衬底（31）的有源区，使得沟槽中的绝缘层（43）从衬底（31）突出。 然后，从绝缘层（43）的突出部附近，从基板（31）生长与第二深度（D）对应的高度的外延层（47）。 因此，获得了具有比初始沟槽更高的纵横比的最终沟槽隔离层（39a）。

公开(公告)号：KR1019990049416A

公开(公告)日：1999-07-05

申请号：KR1019970068356

申请日：1997-12-12

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/336

Abstract: 본 발명은 숏 채널 효과를 개선하는 서로 다른 두께의 게이트 스페이서 형성 방법에 관한 것으로, 셀 어레이 영역과 주변 회로 영역이 정의된 반도체 기판 상에 각각의 게이트 전극을 형성한다. 상기 게이트 전극의 양측벽에 절연막 물질로 각각의 게이트 스페이서를 형성한다. 상기 주변 회로 영역의 고농도 소오스/드레인 형성 영역이 노출되도록 포토레지스트막 패턴을 형성하고, 상기 주변 회로 영역의 게이트 스페이서 상에 소정 두께의 폴리머를 선택적으로 형성하여 게이트 스페이서의 폭을 증가시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 폴리머 형성 공정을 사용하여 추가의 게이트 스페이서용 절연막을 사용하지 않고도 하나의 반도체 기판 상에 서로 다른 폭을 갖는 게이트 스페이서를 형성할 수 있고, 고농도 소오스/드레인 이온주입 공정 마스크를 사용하여 선택적으로 주변 회로 영역의 게이트 스페이서에만 폴리머를 형성할 수 있으며, 이로써 반도체 메모리 장치의 숏 채널 효과를 개선할 수 있다.

公开(公告)号：KR1019980082916A

公开(公告)日：1998-12-05

申请号：KR1019970018022

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/336

Abstract: 본 발명은 소오스/드레인 사이의 브레이크 다운 전압 감소 및 숏 채널 효과를 방지할 수 있는 SOI 모오스 트랜지스터 및 그의 제조 방법에 관한 것으로, SOI 모오스 트랜지스터 소자에 있어서, 실리콘 기판과, 그 실리콘 기판 상에 있는 매몰 산화막 및 그 매몰 산화막 상에 있는 N
-- 형의 반도체 층을 갖는 SOI 기판 및, 상기 매몰 산화막 상에 있는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터는 N
-- 형의 반도체 층에 있는 P
- 형의 채널 영역과, 상기 P
- 형 채널 영역 양단의 상기 N
-- 형 반도체 층에 형성된 P
+ 형의 소오스 영역 및 드레인 영역을 포함하며, 상기 P
+ 형 소오스 영역 및 드레인 영역은, 각각 그 하부의 반도체 층에 상기 P
+ 형 소오스 영역 및 드레인 영역 보다 낮고 그리고 상기 P
- 형 채널 영역 보다 높은 농도로 도핑되어 있는 Po 형 도핑 영역 과, 상기 P
- 형 채널 영역의 양측 하부와 상기 Po 형 도핑 영역의 사이에 상기 N
-- 형 반도체 층 보다 높은 농도로 도핑되어 있는 N
- 형 도핑 영역을 포함한다. 이와 같은 SOI 모오스 트랜지스터에 의해서, 소오스/드레인에 전압이 인가되더라도 그 하부에 형성된 Po 형 도핑 영역과 N
- 형 도핑 영역에 의한 접합에 의해 채널 바닥의 바디 전류가 차단되고, 공핍 영역이 형성되기 어려우며, 또한 채널 펀치 쓰루 현상이 발생되지 않기 때문에 BVDS의 감소 및 숏 채널 효과를 개선할 수 있다.

公开(公告)号：KR1019980039577A

公开(公告)日：1998-08-17

申请号：KR1019960058608

申请日：1996-11-27

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L27/04

Abstract: 본 발명은 전력 트랜지스터에 관한 것으로, 드레인전극의 전압 상승에 의한 기생 바이폴라 형성을 방지하기 위하여, 채널은 제 1고농도 채널층과 제 2저농도 채널층을 가지고, 소오스 전극 및 드레인 전극은 상기 제 1채널층 좌우 가장자리에 인접된 제 1저농도 전극층과 상기 제 2채널층 좌우 가장자리에 인접되고 상기 제 1고농도 전극층 상에 형성된 제 2저농도 전극층과 그 제 2저농도 전극층과 제 1저농도 전극층 일측면에 형성된 제 3고농도 전극층으로 이루어진다.

公开(公告)号：KR100336040B1

公开(公告)日：2002-05-08

申请号：KR1019990014572

申请日：1999-04-23

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L29/78

CPC classification number: H01L29/6656 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/10873 ,  H01L27/10894

Abstract: 본발명은씨모스전계효과트랜지스터및 그제조방법에관한것으로, 특히단채널게이트에대해서도양호한펀치쓰루내압특성을지니는할로구조를구비한전계효과트랜지스터및 제조방법을제공한다. 본발명은웰 형성단계에서진행되는펀치쓰루방지용 LIF(local implantation of field oxide) 이온주입또는카운터도우핑이온주입프로파일의평균침투거리를후속하는할로이온주입프로파일의평균침투거리와일치시킴으로써, 종래의기술과달리추가의포토리소그래피공정을진행하지않고전계효과트랜지스터에할로구조를적용하는방법을개시한다.

公开(公告)号：KR100303059B1

公开(公告)日：2001-11-30

申请号：KR1019980010987

申请日：1998-03-30

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L27/108

Abstract: PURPOSE: A DRAM(Dynamic Random Access Memory) cell capacitor fabrication method is provided to prevent a fall-down of a storage node under a cleansing treatment by forming the storage node using an oxide as a mask. CONSTITUTION: A storage contact hole(120) is formed on a substrate(100) by etching a first insulation layer(108). A storage contact plug(122) is formed by filling the storage contact hole(120) with a first conductive layer. A second conductive layer(124) and a second insulation layer(126) are sequentially deposited on the entire surface of the resultant structure. A storage node formation region(127) is formed by patterning the second insulation layer(126) used to expose the defined portion of the second conductive layer(124). At this time, the etched second insulation layer(126) is used as a storage node frame, that is, as a mask. A third conductive pattern(128) made of the same material of the second conductive layer(124) is formed in the storage node formation region(127). The third conductive pattern(128) used as a storage node is exposed by removing the second insulation layer(126) and the second conductive layer(124) is selectively etched on both sidewalls of the third conductive pattern(128) to expose the first insulation layer(108).

公开(公告)号：KR100224664B1

公开(公告)日：1999-10-15

申请号：KR1019960055861

申请日：1996-11-20

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L27/12

Abstract: 플로팅 바디 효과를 억제할 수 있는 실리콘-온-인슐레이터(SOI) 트랜지스터 및 그 제조방법에 관하여 개시되어 있다. 이를 위하여 a) 반도체기판 위에 형성된 매몰산화층의 소정영역 상부에 제1 도전형의 불순물에 의해 제1 농도로 도핑된 실리콘막으로 이루어진 고농도 영역과, b) 상기 고농도 영역 상부에 제1 도전형의 불순물의 제1 농도보다 낮은 제2 농도로 도핑된 실리콘막으로 이루어진 게이트 채널 영역과, c) 상기 게이트 채널 영역 상부에 위치한 게이트 산화막과, d) 상기 게이트 산화막 상부에 위치하고 도전막으로 형성된 게이트 전극과, e) 상기 게이트 전극 및 게이트 산화막의 양측면에 위치하는 게이트 스페이서와, f) 상기 게이트 스페이서의 하부면에 접하면서 상기 고농도 영역 및 상기 게이트 채널 영역의 양측면에 위치하고 제2 도전형의 불순물로 도핑된 실리콘막으로 이루어진 엘.디.디(LDD: Light Doped Drain) 영역과, g) 상기 각각의 엘.디.디 영역의 측벽에 접� ��고 상기 고농도 영역을 향하여 마주보면서 상기 매몰산화층의 상부에 위치하는 후퇴된 구조를 갖는 소오스/드레인 영역을 구비하는 것을 특징으로 하는 실리콘-온-인슐레이터(SOI) 트랜지스터 및 그 제조방법을 제공한다. 따라서, 본 발명은 플로팅 바디효과를 억제함으로써, 브레이크다운 전압을 높일 수 있고, 쇼트 채널 효과를 방지할 수 있는 실리콘-온-인슐레이터 트랜지스터 및 그 제조방법을 실현할 수 있다.

公开(公告)号：KR100223483B1

公开(公告)日：1999-10-15

申请号：KR1019970018022

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/336

Abstract: 본 발명은 소오스/드레인 사이의 브레이크 다운 전압 감소 및 숏 채널 효과를 방지할 수 있는 SOI 모오스 트랜지스터 및 그의 제조 방법에 관한 것으로, SOI 모오스 트랜지스터 소자에 있어서, 실리콘 기판과, 그 실리콘 기판 상에 있는 매몰 산화막 및 그 매몰 산화막 상에 있는 N
-- 형의 반도체 층을 갖는 SOI 기판 및, 상기 매몰 산화막 상에 있는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터는 N
-- 형의 반도체 층에 있는 P
- 형의 채널 영역과, 상기 P
- 형 채널 영역 양단의 상기 N
-- 형 반도체 층에 형성된 P
+ 형의 소오스 영역 및 드레인 영역을 포함하며, 상기 P
+ 형 소오스 영역 및 드레인 영역은, 각각 그 하부의 반도체 층에 상기 P
+ 형 소오스 영역 및 드레인 영역 보다 낮고 그리고 상기 P
- 형 채널 영역 보다 높은 농도로 도핑되어 있는 Po 형 도핑 영역 과, 상기 P
- 형 채널 영역의 양측 하부와 상기 Po 형 도핑 영역의 사이에 상기 N
-- 형 반도체 층 보다 높은 농도로 도핑되어 있는 N
- 형 도핑 영역을 포함한다. 이와 같은 SOI 모오스 트랜지스터에 의해서, 소오스/드레인에 전압이 인가되더라도 그 하부에 형성된 Po 형 도핑 영역과 N
- 형 도핑 영역에 의한 접합에 의해 채널 바닥의 바디 전류가 차단되고, 공핍 영역이 형성되기 어려우며, 또한 채널 펀치 쓰루 현상이 발생되지 않기 때문에 BVDS의 감소 및 숏 채널 효과를 개선할 수 있다.

公开(公告)号：KR1019970051995A

公开(公告)日：1997-07-29

申请号：KR1019950057025

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 강우탁

IPC: H01L21/20

Abstract: 채널 일부에 절연층을 형성하여 플로팅 바디 효가(floating body effect)를 제거한 SOI 트랜지스터에 관하여 개시한다. 본 발명은 그 위에 산화막이 형성된 실리콘 기판 상에 제2의 실리콘층 및 게이트 절연막 및 게이트 전극이 있는 SOI(Silicon-On-Insulator) 트랜지스터에 있어서, 상기 산화막 상에 위치하고, 상기 제2의 실리콘층의 일부에 절연층이 형성되어 있는 것을 특징으로 하는 SOI 트랜지스터를 제공한다. 상기 절연층은 상기 SOI 트랜지스터의 채널로 이용되는 상기 게이트 전극의 하부 중간에 형성된다. 또한, 상기 절연층은 그 중앙 윗 부분이 얇도록 타원형으로 형성된다. 본 발명에 의하면, SOI 트랜지스터의 채널 영역 일부에 절연층을 만들어 기생 바이폴라 트랜지스터 형성을 방지함으로써 플로팅 바디 효과를 억제할 수 있다.