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公开(公告)号：KR1020050116358A
公开(公告)日：2005-12-12
申请号：KR1020050114260
申请日：2005-11-28
Applicant: 삼성전자주식회사
Inventor： 구형완
CPC classification number: H03K17/04106 , H03K17/145 , H03K17/693
Abstract: 출력임피던스를 개선시킨 차동 스위칭 회로를 개시한다. 본 발명의 회로는 제1출력노드와 공통노드 사이에 제1트랜지스터를 연결하고, 제2출력노드와 상기 공통노드 사이에 제2트랜지스터를 연결한다. 스위칭 구동부는 입력 데이터신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위한 제1 및 제2 구동신호를 발생한다. 상기 제1 또는 제2트랜지스터의 턴온 동작시 상기 제1 또는 제2구동신호의 전압레벨은 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작하도록 유지된다. 따라서, 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작되므로 출력임피던스가 개선된다.
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公开(公告)号：KR1019970013672A
公开(公告)日：1997-03-29
申请号：KR1019950027221
申请日：1995-08-29
Applicant: 삼성전자주식회사
Inventor： 구형완
IPC: H03H7/00
Abstract: 본 발명은 필터 회로를 공개한다. 그 회로는 제1스위칭 수단, 제2스위칭 수단, 제1스위칭 신호 또는 제2스위칭 신호의 제어에 의해서 입력되는 기준전압 또는 입력신호를 인가하는 포지티브 입력단자를 가진 제1전압-전류 증폭기, 제1캐패시터, 제3스위칭 수단, 제4스위칭 수단, 제5스위칭 수단, 제6스위칭 수단, 상기 제1전압-전류 증폭기의 출력단자에 연결된 포지티브 입력단자와 상기 제1전압-전류 증폭기의 네거티브 입력단자와 출력단자에 공통 연결된 네거티브 입력단자를 가진 제2전압-전류 증폭기, 제2캐패시터, 제7스위칭 수단, 제8스위칭 수단, 및 제9스위칭 수단으로 구성되어 있다. 따라서, 종래의 OTA필터 회로의 세가지 형태의 필터 동작 이외에도 중역 억제 필터로도 동작이 가능하고, 필터의 기능에 따라 입력신호를 달리 변경해 줄 필요가 없다.
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公开(公告)号：KR1020120119534A
公开(公告)日：2012-10-31
申请号：KR1020110037515
申请日：2011-04-21
Applicant: 삼성전자주식회사
CPC classification number: H04N21/42607 , H04N5/14 , H04N5/455 , H04N5/46 , H04N5/50 , H04N5/60 , H04N21/42638 , H04N21/42676
Abstract: PURPOSE: An analog front end of a digital television, a digital television system including the same and an operating method are provided to include a phase locked loop, thereby generating sampling frequency including low jitter which is universally used for the diverse digital television standard. CONSTITUTION: A first selection circuit(32) outputs differential audio intermediate frequency signals or differential TV broadcasting signals in response to a first selection signal. A second selection circuit(34a) outputs at least one of clock signals having different sampling frequency in response to a second selection signal. An analog digital converter(36) converts output signals of the first selection circuit into digital codes according to the sampling frequency of the clock signals. The first selection circuit includes a single-to-differential converter and first and second multiplexers.
Abstract translation: 目的：提供数字电视的模拟前端，包括该数字电视的数字电视系统和操作方法，以包括锁相环，从而产生包括普遍用于多种数字电视标准的低抖动的采样频率。 构成：响应于第一选择信号，第一选择电路（32）输出差分音频中频信号或差分电视广播信号。 第二选择电路（34a）响应于第二选择信号输出具有不同采样频率的时钟信号中的至少一个。 模拟数字转换器（36）根据时钟信号的采样频率将第一选择电路的输出信号转换成数字码。 第一选择电路包括单对差分转换器和第一和第二多路复用器。
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公开(公告)号：KR1019990018936A
公开(公告)日：1999-03-15
申请号：KR1019970042217
申请日：1997-08-28
Applicant: 삼성전자주식회사
Inventor： 구형완
IPC: H03M1/12
Abstract: 본 발명에 따른 AD(analog to digital) 변환 회로는 외부로부터 인가되는 아날로그 신호를 샘플링하고, 상기 샘플링된 신호에 관련된 변환 동작이 완료될 때까지 상기 샘플링된 신호를 유지하기 위한 샘플 앤드 홀드 회로와, 상기 샘플 앤드 홀드 회로로부터 전달된 상기 샘플링된 아날로그 신호에 대응하는 디지탈 신호로 변환하기 위한 플래시 블럭 및, 상기 변환된 디지탈 신호를 래치하기 위한 래치 회로를 포함한다.
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公开(公告)号：KR101789493B1
公开(公告)日：2017-11-21
申请号：KR1020110037515
申请日：2011-04-21
Applicant: 삼성전자주식회사
Abstract: 디지털 TV의아날로그프론트엔드가개시된다. 상기아날로그프론트엔드는제1선택신호에응답하여차동음성중간주파수신호들또는차동 TV 방송신호들을출력하기위한제1선택회로와, 제2선택신호에응답하여각각이서로다른샘플링주파수를갖는다수의클락신호들중에서어느하나를출력하는제2선택회로와, 상기제2선택회로로부터출력된클락신호의샘플링주파수에따라, 상기제1선택회로의출력신호를디지털코드로변환하기위한아날로그-디지털변환기를포함한다.
Abstract translation: 数字电视的模拟前端被披露。 具有与该选择信号差分声音中频信号或差分第一选择电路，并且各个不同的采样频率，响应于第二选择信号，用于输出TV广播信号的第一响应，所述多个模拟前端 数字转换器 - 一个第二选择电路，和基于从所述选择电路输出的时钟信号的取样频率的第二模拟转换所述第一选择电路的输出信号转换为数字代码，用于输出时钟信号中的任一个 它包括。
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Patent Agency Ranking
公开(公告)号：KR1020120119535A
公开(公告)日：2012-10-31
申请号：KR1020110037516
申请日：2011-04-21
Applicant: 삼성전자주식회사
IPC: H04N5/44
Abstract: PURPOSE: A signal processing circuit, an operating method and a digital television system including the signal processing circuit are provided to generate various system clock signals used for the digital television system and sampling clock signals which are able to convert differential analog signals into digital codes at the same time. CONSTITUTION: An analog digital converter(38) converts differential analog signals into digital codes in response to a sampling clock signal. A fractional-N phase locked loop(34) receives the sampling clock signal as an input clock signal. A first selector(36) outputs the sampling clock signal or an output clock signal of the fractional-N phase locked loop in response to a first selection signal. A signal processing circuit demodulates the digital codes in response to the sampling clock signal.
Abstract translation: 目的：提供包括信号处理电路的信号处理电路，操作方法和数字电视系统，以产生用于数字电视系统的各种系统时钟信号和能够将差分模拟信号转换成数字码的采样时钟信号 同一时间。 构成：模拟数字转换器（38）响应采样时钟信号将差分模拟信号转换成数字代码。 分数N锁相环（34）接收采样时钟信号作为输入时钟信号。 第一选择器（36）响应于第一选择信号输出采样时钟信号或分数N锁相环的输出时钟信号。 信号处理电路响应采样时钟信号解调数字码。
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公开(公告)号：KR100549872B1
公开(公告)日：2006-02-06
申请号：KR1020030089670
申请日：2003-12-10
Applicant: 삼성전자주식회사
Inventor： 구형완
IPC: H03K3/011
CPC classification number: H03K17/04106 , H03M1/685 , H03M1/687 , H03M1/745 , H03M1/747
Abstract: 출력임피던스를 개선시킨 차동 스위칭 회로를 개시한다. 본 발명의 회로는 제1출력노드와 공통노드 사이에 제1트랜지스터를 연결하고, 제2출력노드와 상기 공통노드 사이에 제2트랜지스터를 연결한다. 스위칭 구동부는 입력 데이터신호에 응답하여 상기 제1 및 제2트랜지스터를 서로 상보적으로 구동하기 위한 제1 및 제2 구동신호를 발생한다. 상기 제1 또는 제2트랜지스터의 턴온 동작시 상기 제1 또는 제2구동신호의 전압레벨은 상기 제1 또는 제2출력노드의 전압변동에 관계없이 상기 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작하도록 유지된다. 따라서, 제1 또는 제2 트랜지스터가 항상 포화영역에서 동작되므로 출력임피던스가 개선된다.
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公开(公告)号：KR101694949B1
公开(公告)日：2017-01-11
申请号：KR1020110037516
申请日：2011-04-21
Applicant: 삼성전자주식회사
IPC: H04N5/44
Abstract: 신호처리회로가개시된다. 상기신호처리회로는샘플링클락신호에응답하여차동아날로그신호들을디지털코드로변환하기위한아날로그-디지털변환기와, 클락신호를입력클락신호로서수신하는분수-N 위상동기루프와, 선택신호에응답하여상기클락신호와상기분수-N 위상동기루프의출력클락신호중에서어느하나를상기샘플링클락신호로서출력하기위한선택기를포함한다.
Abstract translation: 目的：提供包括信号处理电路的信号处理电路，操作方法和数字电视系统，以产生用于数字电视系统的各种系统时钟信号和能够将差分模拟信号转换成数字码的采样时钟信号 同一时间。 构成：模拟数字转换器（38）响应采样时钟信号将差分模拟信号转换成数字代码。 分数N锁相环（34）接收采样时钟信号作为输入时钟信号。 第一选择器（36）响应于第一选择信号输出采样时钟信号或分数N锁相环的输出时钟信号。 信号处理电路响应采样时钟信号解调数字码。
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公开(公告)号：KR1020130078637A
公开(公告)日：2013-07-10
申请号：KR1020110147689
申请日：2011-12-30
Applicant: 삼성전자주식회사
IPC: H04N5/44
CPC classification number: H04N5/06 , H04N5/4401 , H04N5/46 , H04N21/4305
Abstract: PURPOSE: A front end integrated circuit of a broadcast receiving system, the broadcast receiving system including the same, and an operation method thereof are provided to reduce the size of a chip and manufacturing costs by sharing a clock source device for multiple front circuits in a DTV system. CONSTITUTION: A first clock unit (421) generates a first clock signal by receiving a reference clock from an oscillator (410). A first analog front end unit (422) receives and processes a first broadcast signal according to the first clock signal. A second clock unit (441) generates a second clock signal by receiving the reference clock from the oscillator. A second analog front end unit (442) receives and processes a second broadcast signal according to the second clock signal.
Abstract translation: 目的：提供一种广播接收系统的前端集成电路，包括该广播接收系统的广播接收系统及其操作方法，以通过在多个前端电路中共享时钟源装置来减小芯片尺寸和制造成本 数字电视系统。 构成：第一时钟单元（421）通过从振荡器（410）接收参考时钟来产生第一时钟信号。 第一模拟前端单元（422）根据第一时钟信号接收并处理第一广播信号。 第二时钟单元（441）通过从振荡器接收参考时钟产生第二时钟信号。 第二模拟前端单元（442）根据第二时钟信号接收并处理第二广播信号。
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