公开(公告)号：KR1020020073941A

公开(公告)日：2002-09-28

申请号：KR1020010013903

申请日：2001-03-17

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L29/70

Abstract: PURPOSE: A bipolar transistor and a method for manufacturing the same are provided to improve a conductive property of a base region and to reduce a resistance by forming spacers at both sidewalls of a pad oxide. CONSTITUTION: A SiGe layer(22) is formed on a silicon substrate(20) of a first conductive type. A pad oxide(24) is formed at a predetermined portion of the SiGe layer(22). Spacers(26) are formed at both sidewalls of the pad oxide(24), wherein the spacers(26) is made of an oxide containing dopants. A polysilicon layer(28) and a buffer oxide are sequentially deposited on the resultant structure. A contact hole is formed by sequentially etching the buffer oxide, the polysilicon layer and the pad oxide so as to expose the SiGe layer. After forming oxide spacers(32) at both sidewalls of the contact hole, a conductive pattern(34) is formed on the exposed SiGe layer(22).

Abstract translation: 目的：提供双极晶体管及其制造方法，以改善基极区域的导电性能，并通过在衬垫氧化物的两个侧壁处形成间隔物来降低电阻。 构成：SiGe层（22）形成在第一导电类型的硅衬底（20）上。 衬垫氧化物（24）形成在SiGe层（22）的预定部分。 间隔物（26）形成在垫氧化物（24）的两个侧壁处，其中间隔物（26）由含有掺杂剂的氧化物制成。 在所得结构上顺序沉积多晶硅层（28）和缓冲氧化物。 通过依次蚀刻缓冲氧化物，多晶硅层和衬垫氧化物形成接触孔，以露出SiGe层。 在接触孔的两个侧壁处形成氧化物间隔物（32）之后，在暴露的SiGe层（22）上形成导电图案（34）。

公开(公告)号：KR100164515B1

公开(公告)日：1999-02-01

申请号：KR1019950047589

申请日：1995-12-07

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L21/76

Abstract: 본 발명은 트랜치 구조를 이용하여 반도체 소자의 분리 구조 및/또는 바이폴라의 콜랙터를 겸하도록 구성한 반도체 장치의 소자 분리 구조 겸용 캐패시터 및 그 제조 방법에 관한 것으로서, 트랜치 구조와, 상기 트랜치 구조의 하단에는 제1전도형의 채널스톱영역과, 그리고 상부에 제1절연막이 형성된 제1전도형의 반도체 기판; 상기 트랜치 측벽에 형성된 제2절연막; 상기 트랜치 내의 제2절연막과 상기 제1절연막 상에 침적된 제1도전층; 상기 트랜치 내의 제1도전층 상에 도포된 제2절연막; 상기 트랜치 내의 제2절연막 상에 형성된 제2도전층; 상기 제1도전층을 외부 접속하기 위해 제1도전층 상에 형성된 제1전극; 및 상기 트랜치 내의 제2도전층을 외부 접속하기 위해 트랜치 입구 근방의 기판 상에 형성된 제2전극을 구비하여 이루어지는 반도체 장치의 소자의 분리 구조 겸용 캐패시터를 제공코자 한 것이다.

公开(公告)号：KR1019970054107A

公开(公告)日：1997-07-31

申请号：KR1019950065895

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L27/108

Abstract: 본 발명은 산화막 캐패시터에 접합 캐패시터를 접목시켜 캐패시터의 용량을 향상시킨 캐패시터 소자 및 그 제조 방법에 관한 것으로서, 제1전도형의 반도체 기판; 상기 반도체 기판의 표면 근방에 선택적으로 형성된 제1전도형 고농도 불순물층; 상기 제1전도형의 불분물층 내부의 기관 표면 근방에 형성된 제2전도형의 고농도 불순물층; 상기 제2전도형의 불순물층 상부의 실리콘 기판에 적층된 BSG, 폴리실리콘층 및 LTO; 상기 BSG, 폴리실리콘층 및 LTO의 측벽에 형성된 LTO 스페이서; 상기 결과물 상에 침적된 절연막; 및, 상기 절연막을 통하여 상기 제2전도형의 불순물층과 상기 제1전도형의 불순물층과 폴리실리콘층을 함께 연결되는 제1,2전극을 포항하여 이루어진 것이다.

公开(公告)号：KR1019970053843A

公开(公告)日：1997-07-31

申请号：KR1019950065745

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L27/04

Abstract: 확산층 상에 커패시터의 하부 플레이트 전극이 형성된 반도체 장치에 관하여 개시한다. 본 발명은 반도체 기판에 하부 플레이트 전극, 유전체막 및 상부 플레이트 전극으로 구성된 커패시터를 갖는 반도체 장치에 있어서, 상기 하부 플레이트 전극은 상기 반도체 기판에 형성된 불순물 확산층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다. 본 발명의 반도체 장치는 커패시터의 하부 플레이트 전극을 불순물이 도핑된 액티브 지역에 형성함으로써 플레이트 전극의 저항을 낮출 수 있어 커패시터의 AC특성을 향상시킬 수 있다.

公开(公告)号：KR1019970013186A

公开(公告)日：1997-03-29

申请号：KR1019950024831

申请日：1995-08-11

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 소자의 격리를 위한 트렌치를 형성하는 공정에서 트렌치의 구조를 변화시켜 소자의 스피드를 높여주기 위한 것으로서, 트렌치 하단부에 절연층을 형성하여 폴리실리콘의 열팽창을 완화하고, 폴리실리콘의 열팽창에 의한 스트레스에 기인하여 트렌치 하단부에 발생하는 누설 전률을 줄이는 반도체 소자의 제조 방법이다.

公开(公告)号：KR1019950015012B1

公开(公告)日：1995-12-21

申请号：KR1019920018239

申请日：1992-10-06

Applicant: 삼성전자주식회사

Inventor： 김남주 ,  최문희

IPC: H01L27/04

Abstract: The semiconductor device is mfd. by (a) forming a buried layer, an epitaxial layer, a trench and a first oxide film on the semiconductor substrate, (b) ion implanting the photoresist pattern by masking to define a sink region, (c) forming a first nitride film and a sink junction region, (d) forming a contact window on the first nitride and oxide films to define an emitter region, (e) forming the emitter region and a first and a second base regions, (f) forming a first plate of the capacitor and an emitter polycrystal silicon pattern, (g) dipping a second nitride film to the whole surface, (h) forming a second plate of the capacitor and a second oxide film, and (i) forming a contact window on the second nitride and oxide films and a metal electrode.

Abstract translation: 半导体器件是mfd。 通过（a）在半导体衬底上形成掩埋层，外延层，沟槽和第一氧化物膜，（b）通过掩模离子注入光致抗蚀剂图案以限定宿区，（c）形成第一氮化物膜和 （d）在所述第一氮化物和氧化物膜上形成接触窗口以限定发射极区域，（e）形成所述发射极区域和第一和第二基极区域，（f）形成所述发射极区域的第一板， 电容器和发射极多晶硅图案，（g）将第二氮化物膜浸入整个表面，（h）形成电容器的第二板和第二氧化物膜，以及（i）在第二氮化物上形成接触窗口，以及 氧化膜和金属电极。

公开(公告)号：KR100200498B1

公开(公告)日：1999-06-15

申请号：KR1019960053331

申请日：1996-11-11

Applicant: 삼성전자주식회사

Inventor： 김남주 ,  임순권

IPC: H01L21/76

Abstract: 반도체 소자의 소자 분리막 및 그 형성방법에 대해 기재되어 있다. 본 발명에 의한 소자 분리막은, 소자간 분리영역의 반도체 기판에 형성된 제 1 트렌치 및 소자간 분리영역 사이의 소자 형성영역의 반도체 기판에 형성되고, 상기 제 1 트렌치보다 그 깊이가 얕은 제 2 트렌치를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 소자 형성영역 형성되는 소자 분리막을 트렌치 분리법으로 형성하므로 소자의 크기를 줄일 수 있을 뿐만아니라 절연 특성을 강화시킬 수 있다.

公开(公告)号：KR100188092B1

公开(公告)日：1999-06-01

申请号：KR1019950024831

申请日：1995-08-11

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L21/76

Abstract: 본 발명의 반도체 소자의 제조 방법에 관한 것으로서, 반도체 소자의 격리를 위한 트렌치를 형성하는 공정에서 트렌치의 구조를 변화시켜 소자의 스피드를 높여주기 위한 것으로서, 트렌치 하단부에 절연층을 형성하여 폴리실리콘의 열팽창을 완화하고, 폴리실리콘의 열팽창에 의한 스트레스에 기인하여 트렌치 하단부에 발생하는 누설 전류를 줄이는 반도체 소자의 제조 방법이다.

公开(公告)号：KR1019980046573A

公开(公告)日：1998-09-15

申请号：KR1019960064932

申请日：1996-12-12

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L29/20

Abstract: 본 발명은 바이폴라 트랜지스터의 제조시 에미터 영역이 과식각되는 것을 방지하여 그 특성을 최적화할 수 있는 반도체 장치의 제조 방법에 관한 것으로, 반도체 장치의 제조 방법은, 반도체기판상에 활성 영역과 비활성 영역을 정의하여 필드산화막을 형성하는 공정과; 상기 활성 영역의 일부분이 소정의 넓이로 노출되도록 상기 반도체기판상에 베이스용 폴리실리콘막 패턴 및 제 1 산화막 패턴을 순차적으로 형성하는 공정과; 상기 활성 영역의 노출된 부분을 포함하여 상기 베이스용 폴리실콘막 패턴의 측벽에 링크 산화막을 형성하는 공정과; 상기 링크 산화막상에 링크 이온을 주입하는 공정과; 상기 링크 산화막을 포함하여 상기 제 1 산화막 패턴상에 폴리실리콘막을 형성하는 공정과; 상기 폴리실리콘막상에 제 2 산화막을 형성하는 공정과; 상기 제 2 산화막을 상기 폴리실리콘막의 표면이 노출되도록 식각하여 제 1 산화막 측벽을 형성하는 공정과; 상기 제 1 산화막 측벽을 마스크로 사용하고, 상기 제 1 산화막 패턴 및 링크 산화막의 표면이 노출되도록 상기 폴리실리콘막을 식각하여 폴리실리콘 측벽을 형성하는 공정과; 상기 제 1 산화막 측벽 및 링크 산화막을 포함하여 상기 제 1 산화막 패턴의 상부에 제 3 산화막을 형성하는 공정과; 상기 제 3 산화막을 상기 제 1 산화막 패턴 및 상기 활성 영역의 일부분이 노출되도록 식각하여 제 2 산화막 측벽을 형성하는 공정을 포함한다. 이와 같은 방법에 의해서, 베이스용 폴리실리콘막 패턴의 측벽에 스페이서를 형성하는 공정에서 반도체기판이 소정의 두께로 식각되는 것을 방지할 수 있고, 따라서, 반도체 장치의 특성이 저하되는 문제점을 해결할 수 있다.

公开(公告)号：KR1019960002886A

公开(公告)日：1996-01-26

申请号：KR1019940013838

申请日：1994-06-20

Applicant: 삼성전자주식회사

Inventor： 김남주

IPC: H01L29/73

Abstract: 본 발명은 더블폴리 자기정합구조를 이용한 트랜지스터 제조방법에 관한 것으로, 소자의 고집적화와 고속화에 적합한 트랜지스터 제조방법을 제공한다.
상기 방법은 트랜지스터의 외부베이스 폭을 감소시키기 위해 에미터 스트립에 이중측벽스페이서를 형성하되 외부측벽스페이서에 도판트를 첨가하여, 접합형성을 위한 열처리 상기 도판트가 반도체 기판내부로 확산하여 외부베이스를 형성하고 베이스폴리 형성용 언도우프트 폴리에 불순물을 도핑시킴으로서 후속 사진 식각공정없이 언도우프트 폴리만을 선택식각할 수 있도록 하여 외부베이스 및 베이스 폴리가 차지하는 면적을 축소시키는 것으로 이루어진다.