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公开(公告)号：KR1020000025155A
公开(公告)日：2000-05-06
申请号：KR1019980042105
申请日：1998-10-08
Applicant: 삼성전자주식회사
Inventor： 김필호
IPC: H04W52/08
Abstract: PURPOSE: A mobile communication system having a circuit for controlling an improved closed circuit electric power is provided to provide a mobile station able to in detail control a transmission electric power of a mobile station of a CDMA system. CONSTITUTION: A mobile communication system is to transmit a signal as a level of a transmission electric power corresponding to a value of bits for controlling an electric power among 2¬N level of transmission electric power and includes a large number of demodulator(11,12,13) for controlling a level of an electric power. The large number of demodulation apparatus is to demodulate a symbol data to an information data, respectively. The apparatus for controlling a level of an electric power is to control a level of a transmission electric power of a mobile communication system according to the value of bits for controlling an electric power.
Abstract translation: 目的：提供一种具有用于控制改进的闭路电力的电路的移动通信系统，以提供能够详细控制CDMA系统的移动台的发射功率的移动台。 构成：移动通信系统将传输信号作为发送电力的电平，与发送电力的2N级之间的用于控制电力的位数相对应，并且包括大量的解调器（11,12 ，13），用于控制电力的水平。 大量解调装置分别将符号数据解调为信息数据。 用于控制电力水平的装置是根据用于控制电力的位的值来控制移动通信系统的发送电力的电平。
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公开(公告)号：KR1019990040487A
公开(公告)日：1999-06-05
申请号：KR1019970060887
申请日：1997-11-18
Applicant: 삼성전자주식회사
IPC: H04B1/7073
Abstract: 본 발명의 신규한 동기형 확산 대역 시스템은 쉬프트 레지스터, 멀티플렉서, 카운터 및 일련의 래치들을 구비한 누산기를 제공하며, 이러한 구성에 의하면, 매 칩 클럭 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행할 수 있기 때문에 획득 시간을 단축할 수 있다.
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公开(公告)号：KR1020010019479A
公开(公告)日：2001-03-15
申请号：KR1019990035905
申请日：1999-08-27
Applicant: 삼성전자주식회사
Inventor： 김필호
IPC: H04L12/20
CPC classification number: H04B1/7117 , H04B2201/70719 , H04L27/14
Abstract: PURPOSE: A communication system for combining information having various transmission speeds with one accumulator is provided to combine symbol data of channels having the various transmission speeds in the accumulator, so as to be appropriate for an IMT(International Mobile Telecommunications)-2000 without highly increasing a hardware size. CONSTITUTION: Each of demodulators(10-40) has five channel demodulators(11-15). The five channel demodulators(11-15) demodulate symbol data of five channels(#1-#5) corresponding to 9.6Kbps, 76.8Kbps, and 153.6Kbps, respectively. Multiplexers(18-48) respond to selection signals(S) to selectively output one of the demodulated symbol data. A combiner(50) comprises as follows. A symbol accumulator(52) receives the demodulated symbol data from the multiplexers(18-48), and adds the symbol data. A round-off controller(54) supplies a round-off constant to the symbol accumulator(52). The round-off constant has different values according to symbol transmission speeds. A multiplexer selection signal generator(56) generates the selection signals(S), and supplies the selection signals(S) to the multiplexers(18-48).
Abstract translation: 目的：提供一种用于将具有各种传输速度的信息与一个累加器组合的通信系统，以将具有各种传输速度的信道的符号数据合并到累加器中，从而适合IMT（国际移动通信）-2000，而不会高度增加 硬件尺寸。 构成：每个解调器（10-40）具有五个通道解调器（11-15）。 五通道解调器（11-15）分别解调对应于9.6Kbps，76.8Kbps和153.6Kbps的五个通道（＃1-＃5）的符号数据。 多路复用器（18-48）响应选择信号（S）以选择性地输出解调的符号数据之一。 组合器（50）包括如下。 符号累加器（52）从多路复用器（18-48）接收解调的符号数据，并将符号数据相加。 四舍五入控制器（54）向符号累加器（52）提供舍入常数。 舍入常数根据符号传输速度具有不同的值。 复用器选择信号发生器（56）产生选择信号（S），并将选择信号（S）提供给多路复用器（18-48）。
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公开(公告)号：KR100268445B1
公开(公告)日：2000-10-16
申请号：KR1019970060887
申请日：1997-11-18
Applicant: 삼성전자주식회사
IPC: H04B1/7073
CPC classification number: H04B1/7075 , H04L27/2278
Abstract: PURPOSE: A receiving device of a spread band communication system capable of reducing an acquisition time is provided to perform correlation operations for many phases according to each cycle of chip clock signals. CONSTITUTION: An ADC(Analog-To-Digital)(100) samples received signals in respond to the first clock signal. A counter(120) is synchronized with the first clock signal, and successively counts a clock number. A PN(Pseudo Noise) code generator(140) generates PN code signals synchronized with the second clock signal in order to remove the PN code signals included in the received signals. A memory stores the sampled signals by the ADC(100) in respond to the second clock signal. A selector successively outputs the sampled signals in respond to counted values. A multiplier(150) multiplies the PN code signals and the sampled signals outputted from the selector. An accumulator(180) outputs an output value of the multiplier(150) as an accumulated acquisition value in respond to the first clock signal. A comparator compares the acquisition value with a determined threshold value. If the acquisition value is larger than the threshold value, the comparator outputs an acquisition completing signal. If the acquisition value is smaller than the threshold value, the comparator outputs a hold signal for holding an output of the PN code generator.
Abstract translation: 目的：提供能够减少采集时间的扩频通信系统的接收装置，以根据芯片时钟信号的每个周期执行多相的相关操作。 构成：ADC（模数数字）（100）对接收到的信号进行采样以响应第一个时钟信号。 计数器（120）与第一时钟信号同步，并且连续对时钟数进行计数。 PN（伪噪声）码发生器（140）产生与第二时钟信号同步的PN码信号，以便去除包括在接收信号中的PN码信号。 存储器存储由ADC（100）响应于第二时钟信号的采样信号。 选择器响应于计数值连续输出采样信号。 乘法器（150）将PN码信号和从选择器输出的采样信号相乘。 累加器（180）响应于第一时钟信号输出乘法器（150）的输出值作为累积获取值。 比较器将采集值与确定的阈值进行比较。 如果采集值大于阈值，则比较器输出采集完成信号。 如果采集值小于阈值，则比较器输出用于保持PN码发生器的输出的保持信号。
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Patent Agency Ranking
公开(公告)号：KR1020020030376A
公开(公告)日：2002-04-25
申请号：KR1020000060975
申请日：2000-10-17
Applicant: 삼성전자주식회사
Inventor： 김필호
IPC: H04B7/216
CPC classification number: H04B7/2637 , H04B17/102 , H04B17/12
Abstract: PURPOSE: A circuit for determining a position of a power control bit is provided to decrease a size of a hardware by using only simple logic circuit without a subtracter. CONSTITUTION: A bit divider(110) divides an N-bit code inputted from the outside into an upper K-bit code and a lower (N-K) bit code. The first adder(120) adds the upper K-bit code and the lower (N-K) bit code. The second adder(130) adds a certain offset to an output of the first adder(120). A logic circuit(140) discriminates whether an output of the second adder(130) is larger than a predetermined value and outputs a discriminating signal. A multiplexer(145) responds to the discriminating signal of the logic circuit(140) and outputs one value as a reference value among at least two values. A down counter(150) receives the output of the second adder(130) and performs a down-count. A comparator(160) discriminates whether a count value of the down-counter(150) is identical to the reference value from the multiplexer(145) and outputs a signal for indicating a position of a power control bit when the count value is identical to the reference value.
Abstract translation: 目的：提供用于确定功率控制位的位置的电路，以通过仅使用简单的逻辑电路而不减法来减小硬件的尺寸。 构成：位分割器（110）将从外部输入的N位代码分割为上K位代码和下（N-K）位代码。 第一加法器（120）将上K位代码和下（N-K）位代码相加。 第二加法器（130）将特定偏移量加到第一加法器（120）的输出端。 逻辑电路（140）鉴别第二加法器（130）的输出是否大于预定值，并输出鉴别信号。 复用器（145）响应于逻辑电路（140）的识别信号，并且在至少两个值中输出一个值作为参考值。 递减计数器（150）接收第二加法器（130）的输出并执行向下计数。 比较器（160）鉴别下拉计数器（150）的计数值是否与来自多路复用器（145）的参考值相同，并且当计数值等于（1））时，输出用于指示功率控制位的位置的信号 参考值。
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公开(公告)号：KR1019990024646A
公开(公告)日：1999-04-06
申请号：KR1019970045871
申请日：1997-09-04
Applicant: 삼성전자주식회사
IPC: H04B1/7097
Abstract: 본 발명에 따른 신호 레벨 측정 회로는 입력 신호를 받아들여서 상기 입력 신호에 포함된 의사 잡음 신호 (pseudo-random noise sequence)를 제거한 인-페이즈 성분의 제 1 신호와 쿼드레쳐 성분의 제 2 신호를 출력하는 디스프레더와; 상기 제 1 및 제 2 신호들을 받아들여서, 상기 입력 신호의 레벨을 검출하기 위한 레벨 검출기와; 상기 제 1 및 제 2 신호들을 받아들여서, 상기 두 신호들의 각 반송파 주파수의 차를 추정하기 위한 주파수 오프셋 추정기 및; 상기 레벨 검출부에 의해서 검출된 신호 레벨과 상기 주파수 오프셋 추정기에 의해서 추정된 반송파 주파수 차를 받아들여서, 상기 입력 신호에 포함된 반송파 주파수에 의해 영향을 받은 상기 입력 신호의 레벨을 보상하기 위한 주파수 오프셋 보상기를 포함한다.
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公开(公告)号：KR1019980043692A
公开(公告)日：1998-09-05
申请号：KR1019960061645
申请日：1996-12-04
Applicant: 삼성전자주식회사
Inventor： 김필호
IPC: H04B1/10
Abstract: 본 발명은 다중경로 페이딩채널환경에서 최대비율결합을 이용한 주파수추적장치에 관한 것으로, 주파수의 제1성분을 소정의 제1피드백제어신호와 곱셈시키는 제1성분곱셈기와; 주파수의 제2성분을 소정의 제2피드백제어신호와 곱셈시키는 제2성분곱셈기와; 상기 제1성분곱셈기로 부터의 신호중 소정의 제1저주파성분만을 통과시키는 제1저역통과필터와; 상기 제2성분곱셈기로 부터의 신호중 소정의 제2저주파성분만을 통과시키는 제2저역통과필터와; 상기 제1 및 제2저역통과필터로부터 소정의 제1패스주파수에러성분을 복조시키는 제1복조기와; 상기 제1 및 제2저역통과필터로부터 소정의 제2패스주파수에러성분을 복조시키는 제2복조기와; 상기 제1 및 제2저역통과필터로부터 소정의 제3패스주파수에러성분을 복조시키는 제3복조기와; 상기 제1 내지 제3복조기로 부터의 신호를 합하는 적분기와; 상기 적분기로 부터의 주파수 에러성분의 합을 이전의 값과 평균을 취해 출력시키는 루프필터와; 상기 적분기로 부터의 전압신호에 비례하여 제1피드백제어신호와 제2피드백제어신호를 출력시키는 전압제어발진기를 구비하고, 다중경로로 수신된 주파수의 신호레벨을 측정할 수 있고, 측정된 주파수의 신호레벨에 따라 다중경로부터 수신된 주파수 에러성분을 차등적으로 적용하여 피드백을 제어할 수 있어, 가장 양호한 경로를 통해 주파수를 수신할 수 있다.
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公开(公告)号：KR1019990024647A
公开(公告)日：1999-04-06
申请号：KR1019970045872
申请日：1997-09-04
Applicant: 삼성전자주식회사
IPC: H04B1/7097
Abstract: 자동 주파수 제어 추적 장치는 3 개의 복수기에서 계산된 주파수 에러값들을 합산하는 경우 수신 신호의 세기가 가장 작은 복조기에 의해서 계산된 주파수 에러를 제외시키고, 상대적으로 좋은 채널 상태에서 계산된 2 개의 주파수 에러값들만을 더하는 2 차 겹합 방식을 사용하였다. 예컨대, 일정 시간 단위로 각 채널 상태를 평가한 후, 계산된 주파수 에러에 채널 상태를 반영하는 것이다. 이로써, 자동 주파수 제어 추적 장치의 성능이 향상될 수 있다.
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公开(公告)号：KR1019980043691A
公开(公告)日：1998-09-05
申请号：KR1019960061644
申请日：1996-12-04
Applicant: 삼성전자주식회사
Inventor： 김필호
IPC: H04B1/10
Abstract: 본 발명은 레일레이 페이딩채널환경에서 가변루프이득을 이용한 주파수추적장치는 주파수의 제1성분을 소정의 제1피드백제어신호와 곱셈시키는 제1성분곱셈기와; 상기 주파수의 제2성분을 소정의 제2피드백제어신호와 곱셈시키는 제2성분곱셈기와; 상기 제1성분곱셈기로 부터의 신호중 소정의 제1저주파성분만을 통과시키는 제1저역통과필터와; 상기 제2성분곱셈기로 부터의 신호중 소정의 제2저주파성분만을 통과시키는 제2저역통과필터와; 상기 제1 및 제2저역통과필터로부터 소정의 주파수에러성분을 감지하는 주파수감지부와; 상기 제1 및 제2저역통과필터로부터 소정의 주파수신호레벨을 측정하는 신호레벨측정기와; 상기 신호레벨측정기로부터 측정된 주파수신호레벨에 따라 소정의 루프필터계수를 제어하는 필터계수제어부와; 상기 필터계수제어부로 부터의 루프필터계수에 기초하여 상기 신호레벨측정기로 부터의 주파수신호레벨을 제어하여 출력시키는 멀티플렉서와; 상기 멀티플렉서로 부터 출력된 주파수성분의 레벨과 비례하여 주파수감지부로부터 감지된 주파수에러성분을 곱셈시키는 주파수곱셈기와; 상기 주파수곱셈기로 부터의 주파수 에러성분의 합을 이전의 값과 평균을 취해 출력시키는 루프필터와; 상기 루프필터로 부터의 전압신호에 비례하여 제1피드백제어신호와 제2피드백제어신호를 출력시키는 전압제어발진기를 구비하고, 수신된 주파수의 신호레벨을 측정할 수 있고, 측정된 주파수의 신호레벨에 따라 수신주파수의 에러성분의 피드백계수를 가변적으로 적용하여 주파수를 추적할 수 있다.
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