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公开(公告)号：KR1019960007259B1
公开(公告)日：1996-05-29
申请号：KR1019930023600
申请日：1993-11-08
Applicant: 삼성전자주식회사
Inventor： 남승장
IPC: H03K19/173
Abstract: In a gate array, a circuit with a logic combination ROM comprises a decoder for inputting supplied addresses, comparing the number of "1" per address bit with the number of "0" among the addresses, and decoding only a signal data having the smaller number; and a table bit decoding circuit having a code table connected to the decoder, for inputting the output signal of the decoder and the addresses, outputting one of the addresses as a fixed fundamental data, the table bit decoding circuit being provided between first and second decoders in m=Gn array, and outputting allocated data only to the address requiring a bit conversion using the table bit decoding circuit.
Abstract translation: 在门阵列中，具有逻辑组合ROM的电路包括用于输入提供的地址的解码器，将每个地址位的“1”的数目与地址中的“0”的数量进行比较，并且仅解码具有较小的信号的信号数据 数; 以及表位解码电路，其具有连接到解码器的代码表，用于输入解码器的输出信号和地址，输出地址之一作为固定基本数据，表位解码电路设置在第一和第二解码器之间 在m = Gn阵列中，并且仅将分配的数据仅使用表位解码电路输出到需要位转换的地址。
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公开(公告)号：KR1019920001326B1
公开(公告)日：1992-02-10
申请号：KR1019890012604
申请日：1989-08-29
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: The integrated device for inputting and outputting data by I/O selection signals comprises an I/O port (3), an output circuit (1) for transmitting a state signal of an data bus (4) to the I/O port (3) and an input circuit (2) for transmitting a state signal of the I/O port (3) to the data bus (4). A chip protection terminal (6) blocks the I/O circuits (2,1) to protect the chip when it is not operated. A first gate means (NO2NO1) transmits a selection signal of a I/O selection terminal (5) and a chip protection signal of the chip selection terminal (6) to the output circuit (1). A second gate mens (NO2,NO1) transmits the state signal of the I/O port (3) and the chip protection signal to the input circuit (2).
Abstract translation: 用于通过I / O选择信号输入和输出数据的集成装置包括I / O端口（3），用于将数据总线（4）的状态信号发送到I / O端口（3）的输出电路（1） ）和用于将I / O端口（3）的状态信号发送到数据总线（4）的输入电路（2）。 芯片保护端子（6）阻止I / O电路（2,1）在芯片不工作时保护芯片。 第一门装置（NO2NO1）将I / O选择端子（5）的选择信号和芯片选择端子（6）的芯片保护信号发送到输出电路（1）。 第二门（NO2，NO1）将I / O端口（3）的状态信号和芯片保护信号发送到输入电路（2）。
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公开(公告)号：KR1019970031331A
公开(公告)日：1997-06-26
申请号：KR1019950044277
申请日：1995-11-28
Applicant: 삼성전자주식회사
Inventor： 남승장
IPC: H03K19/0175
Abstract: 본 발명은 반도체 장치의 출력버퍼에 관한 것으로서, 입력신호와 출력제어신호를 반전한 신호를 입력으로하는 낸드게이트; 입력신호와 출력제어신호를 입력으로하는 노아게이트; 낸드게이트의 출력을 입력으로 하고 프로그램 제어신호에 의해 일반출력버퍼 또는 슬루레이트제어 출력버퍼로 동작하는 PMOS 구동부:노아게이트의 출력신호를 입력으로 하고 프로그램제어신호에 의해 일반출력버퍼, 슬루레이트 제어출력버퍼로 동작되는 NMOS 구동부; 슬루레이트 제어조건일 때 PMOS 구동부의 출력신호는 낸드게이트의 입력으로 피드백되게하며 NMOS 구동부의 출력신호는 노아게이트의 입력으로 피드백되게 하고, 일반출력모드일 경우에는 PMOS 구동부와 NMOS 구동부의 출력신호가 피드백 되지 않도록 제어하는 피드백 제어부; 및 PMOS, NMOS 출력 드라이버를 포함함을 특징으로 한다.
본 발명에 의하면 반도체 장치의 출력버퍼를 그 응용특성에 따라 일반적인 출력버퍼와 슬루 레이트 제어 출력버퍼로 프로그램에 의해 선택적으로 사용할 수 있게 함으로써 사용자의 선택폭을 넓혀준다.-
公开(公告)号：KR100104351B1
公开(公告)日：1996-09-04
申请号：KR1019930023600
申请日：1993-11-08
Applicant: 삼성전자주식회사
Inventor： 남승장
IPC: H03K19/173
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Patent Agency Ranking
公开(公告)号：KR1019940001482B1
公开(公告)日：1994-02-23
申请号：KR1019900021384
申请日：1990-12-21
Applicant: 삼성전자주식회사
Inventor： 남승장
Abstract: The test circuit in a system IC for integrating n block IC having an address bus, a data bus, and a control bus includes test path controlling means for receiving first data from the address bus and second data from the data bus to provide a control signal and forming a first path, and flexible I/O means having flexible I/O for connecting one I/O of the n block IC and external I/O to the first or a second path in response to the control signal, thereby capable of testing individual block ICs without increasing the number of pins, and decreasing the number of pins by using the external input pins or output pins in both I/O directions.
Abstract translation: 用于集成具有地址总线，数据总线和控制总线的n块IC的系统IC中的测试电路包括测试路径控制装置，用于从地址总线接收第一数据和从数据总线接收第二数据以提供控制信号 并且形成第一路径，以及灵活的I / O装置，其具有灵活的I / O，用于响应于控制信号将n块IC的一个I / O和外部I / O连接到第一或第二路径，从而能够 在不增加引脚数量的情况下测试单块IC，并通过在两个I / O方向上使用外部输入引脚或输出引脚来减少引脚数。
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公开(公告)号：KR100153597B1
公开(公告)日：1998-11-16
申请号：KR1019950025007
申请日：1995-08-14
Applicant: 삼성전자주식회사
Inventor： 남승장
IPC: G06F15/08
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리의 마이콤 외부롬 접속장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 고유의 주변장치기능도 할 수 있고 동시에 외부롬과 접속할 수 있어서 쉽게 마이콤의 응용범위를 넓히는 마이콤 포트에 외부롬 접속기능을 할 수 있는 구조를 가지는 외부롬 접속장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 중앙처리장치로 부터의 어드레스에 응답하여 포트로 출력하는 마이콤과 상기 마이콤의 포트가 주변제어기능및 외부로 롬과 접속하는 기능을 동시에 가지는 반도체 메모리의 외부롬 접속장치에 있어서, 상기 중앙처리장치에 접속되어 상기 어드레스를 절반으로 나누어 두 개의 입력으로서 입력받고 제1제어신호에 의해 제어되어 하나의 출력신호를 출력하는 제1멀티플렉서와, 상기 제1멀티플렉서의 출력단에 입력단이 접속되어 상기 제1멀티플렉서의 출력신호를 일입력으로 하고 포트데이타신호를 다른입력으로 하며 제2제어신호에 의해 제어되어 하나의 출력신호를 출력하는 제2멀티플렉서와, 상기 제2멀티플렉서의 출력단에 입력단이 접속되어 제3제어신호에 의해 제어받아 상기 제2멀티플렉서의 출력신호를 버퍼링하여 포트로 출력하는 버퍼수단과, 상기 버퍼수단의 출력단에 일입력단자가 접속되고 제4제어신호가 다른입력단자에 입력되어 논리조합한 출력신호를 출력하는 제1논리게이트 및 제2논리게이트로 구성한 신호합성수단과, 상기 제1논리게이트의 출력단에 일입력단자가 접속되어 제5제어신호가 다른입력단자에 입력되어 래치된 포트입력신호를 출력하는 제1래치회로와, 상기 제2논리게이트의 출력단에 일입력단자가 접속되어 제6제어신호가 다른입력단자에 입력되어 래치된 데이터입력신호를 출력하는 제2래치회로를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 마이콤에 적합하게 사용된다.-
公开(公告)号：KR1019970055484A
公开(公告)日：1997-07-31
申请号：KR1019950057020
申请日：1995-12-26
Applicant: 삼성전자주식회사
Inventor： 남승장
IPC: H03K19/00
Abstract: 프로그래밍으로 복합 기능을 구비할 수 있는 출력 버퍼를 개시한다. 클록0과 클록1을 입력으로 하는 기능제어 로직; 데이터와 상기 기능제어 블록의 출력을 입력으로 하는 스큐레이트 제어 로직; 상기 데이터와 상기 기능제어 블록의 출력을 입력으로 하는 드라이브 로직; 및 상기 스큐레이트 제어로직 및 상기 드라이브 로직의 출력을 입력으로 하는 출력단으로 구성된 것을 특징으로 하는 반도체 장치의 출력 버퍼회로를 제공한다.
따라서, 본 발명에 의하면, 프로그래밍에 의한 기능제어 로직의 제어신호에 의해 데이터 출력, 스큐레이트를 가지는 데이터 출력, 더블 버퍼 데이터 출력 및 트라이(Tri) 상태를 갖는 4가지 복합기능을 구비한 출력 버퍼회로를 얻을 수 있다.
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