公开(公告)号：KR1020100102958A

公开(公告)日：2010-09-27

申请号：KR1020090021294

申请日：2009-03-12

Applicant: 삼성전자주식회사

Inventor： 황두희 ,  강필성 ,  남경아 ,  남택선 ,  이철우

IPC: G11C29/00 ,  G11C7/10

CPC classification number: G11C29/04 ,  G01R31/318563 ,  G11C2207/105

Abstract: PURPOSE: A defective cell detection method and a defective cell detection circuit for a semiconductor memory device are detect the location of defective cells by selecting each bit from read test data from a memory core and outputting the selected bit to an output pad. CONSTITUTION: A memory core(12) is connected with a sense amplifying circuit(13). The sense amplifying circuit is connected with a single bit data outputting unit(14) through a first switching unit(S1). The single bit data outputting unit is connected with an output pad(15) through a switching unit(S2). An internal circuit controller(11) transmits a control signal to an internal configuration circuit and controls the internal configuration circuit.

Abstract translation: 目的：用于半导体存储器件的缺陷单元检测方法和缺陷单元检测电路通过从存储器核心的读取测试数据中选择每一位来检测缺陷单元的位置，并将所选位输出到输出板。 构成：存储器芯（12）与感测放大电路（13）连接。 感测放大电路通过第一切换单元（S1）与单位数据输出单元（14）连接。 单位数据输出单元通过切换单元（S2）与输出焊盘（15）连接。 内部电路控制器（11）将控制信号发送到内部配置电路并控制内部配置电路。

公开(公告)号：KR1020010097188A

公开(公告)日：2001-11-08

申请号：KR1020000021045

申请日：2000-04-20

Applicant: 삼성전자주식회사

Inventor： 인성환 ,  신주원 ,  남택선 ,  김종필

IPC: G11C8/08

CPC classification number: G11C7/1063

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 핀들을 구비한 반도체 메모리 장치에 있어서, 제어신호에 응답하여 상기 복수개의 소정 개수의 핀들로부터 인가되는 소정 비트의 제1데이터를 선택하여 출력하고, 제어신호의 반전된 신호에 응답하여 소정 개수의 핀들로부터 인가되는 소정 비트의 제2데 선택하여 소정 개수의 내부의 패드들로 각각 출력하기 위한 제어회로로 구성되어 있다.
따라서, 패키지 상태에서 노출되어 있지 있는 내부의 패드들을 상태에서와 마찬가지로 사용할 수 있다.