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公开(公告)号：KR100480592B1
公开(公告)日：2005-06-08
申请号：KR1019980048636
申请日：1998-11-13
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: T자형 게이트를 갖는 모스 트랜지스터 및 그 제조방법이 개시된다. 반도체 기판 상에 형성된 게이트 산화막과, 게이트 산화막의 소정영역 상에 형성된 게이트 몸체와, 게이트 몸체 양 옆의 반도체 기판 표면에 형성된 소스/드레인 영역과, 게이트 몸체의 측벽에 형성된 제1 스페이서와, 게이트 몸체의 상면과 접하고 게이트 몸체의 길이보다 길게 형성된 게이트 머리와, 게이트 머리 아래에 제1 스페이서와 접하면서 게이트 머리를 지탱하는 제2 스페이서를 구비한다.
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公开(公告)号：KR1020000013506A
公开(公告)日：2000-03-06
申请号：KR1019980032397
申请日：1998-08-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: Insulating substance with a constant mutation is lead in to solve the problem that the increase of a parasitic capacitance and resistance of metal wiring widens and a gap of metal wiring decrease. And to solve the problem of contact errors or etc., when a profile forms multiple wiring structure on the metal pattern due to difference of the applied thickness of metal substance and when the use of a low dielectric film as an insulating substance of metal patterns of various dimension. CONSTITUTION: After stacking the metal wiring layer(110) on a substrate(100) insulating layer for blocking etching(120) is stacked, the insulating layer for blocking etching (120) and the metal wiring layer(110) are patterned. A low dielectric film(130a) is stacked between the metal patterns and flatting process is performed to the front surface of the insulating film for blocking etching (120) using CMP(Chemical Mechanical Polishing). Thus contact errors caused by profile difference of the low dielectric film is avoided in manufacturing semiconductor device forming metal patterns with various dimension on a plane.
Abstract translation: 目的：不断变形的绝缘物质导致了寄生电容增加和金属布线电阻增大，金属布线间隙减小的问题。 为了解决接触错误等的问题，当由于金属物质的施加厚度的差异而在金属图案上形成多个布线结构时，并且当使用低介电膜作为金属图案的绝缘物质时 各种维度。 构成：堆叠金属布线层（110）叠层在基板（100）绝缘层（120）上时，图案化用于阻挡蚀刻的绝缘层（120）和金属布线层（110）。 在金属图案之间层叠低电介质膜（130a），使用CMP（Chemical Mechanical Polishing，化学机械抛光）对绝缘膜的绝缘膜（120）的前表面进行平坦化处理。 因此，在制造在平面上形成各种尺寸的金属图案的半导体器件中，避免了由低介电膜的轮廓差引起的接触误差。
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公开(公告)号：KR1019970018698A
公开(公告)日：1997-04-30
申请号：KR1019950031048
申请日：1995-09-21
Applicant: 삼성전자주식회사
Inventor： 도명근
IPC: H01L29/78
Abstract: 소오스/드레인에 자기 정합 포켓(self-aligned pocket)을 구비한 모스 트랜지스터 제조 방법을 개시한다. 반도체 기판상에 소자분리하는 공정, 게이트 산화막을 형성하는 공정, 게이트 폴리실리콘을 형성하는 공정, 저농도 소오스/드레인을 형성하는 이온주입 공정, 산화방지막을 침적하고 이방성 식각을 실시하여 상기 게이트 폴리 실리콘의 측면에 산화방지막을 형성하는 공정, 소오스/드레인 영역을 국부적으로 산화하는 공정, 상기 산화방지막을 제거하고 소오스/드레인 영역위의 국부적으로 형성된 산화막을 약간 에치 백하는 공정, 포켓(pocket) 부분 형성을 위해 포켓(pocket) 이온주입 공정, 및 산화막 침적 및 이방성 식각을 실시하여 고농도 소오스/드레인 이온 주입공정을 구비하는 것을 특징으로 하는 모스 트랜지스터 제조방법을 제공한다. 따라서, 본 발명에 의하면 모스 트랜지스터를 제조하는 공정에서, 게이트 폴리 실리콘의 측면에 산화방지막을 형성하여 국부적으로 소오스/드레인 영역을 산화시켜 산화막을 형성하고, 상기 산화막으로 포켓 이온주입시 소오스/드레인 영역을 차단하여 포켓 이온주입으로 인한 접합(junction)의 커패시턴스(capacitance) 증가를 억제하여 논리회로의 속도를 개선할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980045610A
公开(公告)日：1998-09-15
申请号：KR1019960063813
申请日：1996-12-10
Applicant: 삼성전자주식회사
IPC: H01L23/62
Abstract: 리프트 오프 공정을 이용한 퓨즈메탈 제조방법이 개시된다. 개시된 퓨즈메탈 제조방법은 최종의 메탈층위에 포토레지스트를 도포하는 단계와, 포토공정을 통하여 퓨즈메탈이 형성될 부분상의 상기 포토레지스트를 개방하고 퓨즈필림을 증착하는 단계와, 리프트 오프공정을 이용하여 상기 포토레지스트 및 그 위의 퓨즈필림을 제거하여 메탈과 메탈을 연결하는 퓨즈메탈을 최종적으로 형성하는 단계를 가짐을 특징으로 한다.
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公开(公告)号：KR1019970054331A
公开(公告)日：1997-07-31
申请号：KR1019950066932
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 도명근
IPC: H01L29/40
Abstract: 고저항 및 저저항의 게이트 전극을 구비하는 반도체 소자 제조방법에 관하여 기재하고 있다. 반도체 기판상에 게이트 산화막, 다결정실리콘층 및 절연막을 차례로 형성하고, 상기 절연막을 1차 패터닝하여 저저항의 게이트 전극이 형성될 부분의 상기 다결정실리콘층을 노출시킨 다음, 상기 절연막 및 다결정실리콘층을 2차 패터닝하여 다결정실리콘층만으로 구성되는 제1게이트 전극과 절연막 및 다결정실리콘층으로 구성되는 제2게이트 전극을 형성한다. 이어서, 상기 제1 및 제2게이트 전극의 측벽에 절연물 스페이서를 형성하고, 절연물 스페이서가 형성된 상기 결과물 전면물 전면에 내화금속층을 형성한 다음 열처리하여 상기 제1게이트 전극 표면 및 상기 반도체 기판의 일부 표면에 내화금속 실리사이드층을 형성함으로써, 내화금속 실리사이드층을 구비하는 저저항의 제1게이트 전극과 절연막을 구비하는 고저항의 제2게이트 전극을 형성한 다음, 미반응된 상기 내화금속층을 제거한다. 따라서, 저저항과 고정항을 갖는 게이트 전극을 동시에 형성할 수 있다.
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公开(公告)号：KR1019970018358A
公开(公告)日：1997-04-30
申请号：KR1019950029308
申请日：1995-09-07
Applicant: 삼성전자주식회사
Inventor： 도명근
IPC: H01L21/76
Abstract: LOCOS공정의 고질적 문제인 버즈-빅(bird′s beak)을 억제시키겨, 단순한 공정개선을 통하여 활성영역과 필드영역과의 단차를 줄이고 산화차단막을 사용하지 않음으로 하여 국부산화로 인한 기판의 스트레스(stress) 및 손상(demage)을 줄임으로써, 궁극적으로 접합 누설전류(junction leakage current)를 감소시킬 수 있는 소자분리방법에 관한 것이다. 본 발명은 실리콘 기판상에 패드산화막과 질화막을 차례로 적층시킨 후, 상기 질화막을 패터닝하여 필드영역을 정의하고, 국구산화 공정을 실시하여 소자분리 영역을 형성하는 반도체 장치의 소자분리 방법에 있어서, 상기 국부산화 공정을 수행하기 전에, 상기 질화막 패턴을 이용한 산소 이온주입 공정을 실시한 후 열처리 공정을 진행하여 필드산화막을 형성하는 것을 특징으로 한다.
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公开(公告)号：KR100524907B1
公开(公告)日：2005-12-21
申请号：KR1019980032397
申请日：1998-08-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 금속 배선층을 형성한다. 상기 금속 배선층 위에 식각 저지용 절연막을 형성한다. 상기 식각 저지용 절연막 및 금속 배선층을 패터닝하여 각각 식각 저지용 절연막 패턴으로 덮인 복수의 금속 배선 패턴을 형성한다. 상기 금속 배선 패턴들 사이에 평탄화된 저유전막을 형성한다.
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公开(公告)号：KR1020000032233A
公开(公告)日：2000-06-05
申请号：KR1019980048636
申请日：1998-11-13
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: PURPOSE: A MOS transistor and a producing method are provided to reduce the contact resistance of gate by making large contact area with a head of T type gate. CONSTITUTION: A field oxide film(104) as a device division area is formed on a semiconductor substrate(102). Herein, a gate oxide film(106) is interposed and a gate body covered by a first and a second spacer(112) and a source/drain area are formed in a device formation area. A gate head is formed longer than the length of the gate body over the gate body and the first and second spacers, and a T type gate(108) is formed by contacting the gate body with the gate head. In addition, a metal silicide film(124) is formed over the T type gate and source/drain areas(110,114). Thereby, the contact area of a gate electrode is larger than the existing one since the length of the gate head is formed longer than the length of the gate body in the MOS transistor so that the contact resistance of the gate electrode.
Abstract translation: 目的：提供MOS晶体管和制造方法，通过与T型栅极的头部形成大的接触面积来降低栅极的接触电阻。 构成：在半导体衬底（102）上形成作为器件分割区域的场氧化膜（104）。 这里，插入栅极氧化膜（106），并且在器件形成区域中形成由第一和第二间隔物（112）以及源极/漏极区域覆盖的栅极体。 栅极头形成在门体上方的栅极本体长度上以及第一和第二间隔物之间，并且通过使门体与栅极接触而形成T型栅极（108）。 此外，在T型栅极和源极/漏极区域（110,114）之上形成金属硅化物膜（124）。 由此，由于栅极的长度比MOS晶体管中的栅极长度长，所以栅电极的接触面积大于现有栅极电极的接触电阻。
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